JPH0418634A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0418634A JPH0418634A JP12218490A JP12218490A JPH0418634A JP H0418634 A JPH0418634 A JP H0418634A JP 12218490 A JP12218490 A JP 12218490A JP 12218490 A JP12218490 A JP 12218490A JP H0418634 A JPH0418634 A JP H0418634A
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- Japan
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- data
- circuit
- register
- data bus
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- 239000008186 active pharmaceutical agent Substances 0.000 abstract description 4
- 230000004044 response Effects 0.000 abstract description 3
- 102220057402 rs730881760 Human genes 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 14
- 240000002853 Nelumbo nucifera Species 0.000 description 3
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 3
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、整置回路を有するデータ処理装置に関し、
特にその整置の制御方式を改良したブタ処理装置に関す
るものである。
特にその整置の制御方式を改良したブタ処理装置に関す
るものである。
データ処理装置は、データ又は命令のリードあるいはデ
ータのライトを行うためにメモリにアクセスを行う。任
意のアドレスは任意のハイドの格納先を示している。デ
ータ処理装置内部で取り扱うデータのサイズの種類はハ
イド、ハーフワード（２バイト）、ワード（４ハイド）
などがある。
ータのライトを行うためにメモリにアクセスを行う。任
意のアドレスは任意のハイドの格納先を示している。デ
ータ処理装置内部で取り扱うデータのサイズの種類はハ
イド、ハーフワード（２バイト）、ワード（４ハイド）
などがある。
データの転送効率を上げるために従来のデータ処理装置
では通常１バイト単位ではアクセスを行わず、ハーフワ
ード単位あるいはワード単位でアクセスを行う。
では通常１バイト単位ではアクセスを行わず、ハーフワ
ード単位あるいはワード単位でアクセスを行う。
例えば、ワード単位でデータ処理を行う従来のデータ処
理装置ではメモリへのアクセスをワード単位で行う。メ
モリはワードを１つの単位とした境界（ワード境界）に
よって論理的に区切られている。データ処理装置はワー
ド境界で区切られた１つのワードを単位としてアクセス
する。
理装置ではメモリへのアクセスをワード単位で行う。メ
モリはワードを１つの単位とした境界（ワード境界）に
よって論理的に区切られている。データ処理装置はワー
ド境界で区切られた１つのワードを単位としてアクセス
する。
このデータ処理装置が３２ビツトのアドレスによってメ
モリ上のデータの指定を行う場合は、この中の上位３０
ビツトによってワード境界で区切られた１つの単位ワー
ドを指定する。残りの２ビツトはアクセスするデータの
サイズ情報とともにデコードされてバイトイネーブルコ
ード（以下ＢＥコードと称する）となる。このＢＥコー
ドはアクセスする単位ワード中でデータとして有効なバ
イトがどこであるかを指定するものである。
モリ上のデータの指定を行う場合は、この中の上位３０
ビツトによってワード境界で区切られた１つの単位ワー
ドを指定する。残りの２ビツトはアクセスするデータの
サイズ情報とともにデコードされてバイトイネーブルコ
ード（以下ＢＥコードと称する）となる。このＢＥコー
ドはアクセスする単位ワード中でデータとして有効なバ
イトがどこであるかを指定するものである。
アクセスがデータリードである時、データ処理装置はア
クセスした単位ワード中からＢＥコードによって指定さ
れたバイトのみを有効なデータとして取り込む。一方、
アクセスがデータライトである時、メモリ上ではデータ
処理装置が出力する単位ワード中からＢＥコードによっ
て指定されるバイトのみを有効なデータとじて書き換え
る。
クセスした単位ワード中からＢＥコードによって指定さ
れたバイトのみを有効なデータとして取り込む。一方、
アクセスがデータライトである時、メモリ上ではデータ
処理装置が出力する単位ワード中からＢＥコードによっ
て指定されるバイトのみを有効なデータとじて書き換え
る。
例えばデータ処理装置のアクセスの単位がワードであり
、ワードだけでなくバイトまたはハーフワードのサイズ
のデータも取り扱うとする。バイト又はハーフワードの
データをアクセスする場合については、アクセスした単
位ワード中でどの一部分が有効なデータであるかがＢＥ
コードで指定される。これにより、単位ワード中で必要
なバイ１−のみが入出力される。またワード又はハーフ
ワードがワード境界を跨いでいる場合、つまりデータが
ミスアライメントを生じている場合はデータが別々の単
位ワード中にあるので２回のサイクルに分けてデータの
アクセスを行う必要がある。
、ワードだけでなくバイトまたはハーフワードのサイズ
のデータも取り扱うとする。バイト又はハーフワードの
データをアクセスする場合については、アクセスした単
位ワード中でどの一部分が有効なデータであるかがＢＥ
コードで指定される。これにより、単位ワード中で必要
なバイ１−のみが入出力される。またワード又はハーフ
ワードがワード境界を跨いでいる場合、つまりデータが
ミスアライメントを生じている場合はデータが別々の単
位ワード中にあるので２回のサイクルに分けてデータの
アクセスを行う必要がある。
１回目のアクセスにおいて、データの一部分だけがアク
セスされる。この際、上記のようにＢＥコードの指示に
よって有効なデータのみをアクセスする。２回目のアク
セスにおいて、残りの部分がアクセスされる。この際も
、上記のようにＢＥコードの指示によって有効なデータ
のみをアクセスする。この２回のアクセスの結果を組み
合わせることにより、ワード境界を跨くワードあるいは
ハーフワードのアクセスが可能となる。
セスされる。この際、上記のようにＢＥコードの指示に
よって有効なデータのみをアクセスする。２回目のアク
セスにおいて、残りの部分がアクセスされる。この際も
、上記のようにＢＥコードの指示によって有効なデータ
のみをアクセスする。この２回のアクセスの結果を組み
合わせることにより、ワード境界を跨くワードあるいは
ハーフワードのアクセスが可能となる。
上記のデータ処理装置において、リード時にアクセス単
位中で有効な部分だけをデータ処理装置内部のフォーマ
ットに適合すべくデータを取り出すために、あるいはデ
ータ処理装置内部のデータを任意のアドレスにライトす
るためにデータのアライメントをとる必要がある。デー
タのアライメントをとるための手段が整置回路である。
位中で有効な部分だけをデータ処理装置内部のフォーマ
ットに適合すべくデータを取り出すために、あるいはデ
ータ処理装置内部のデータを任意のアドレスにライトす
るためにデータのアライメントをとる必要がある。デー
タのアライメントをとるための手段が整置回路である。
従来のデータ処理装置における整置回路は、例えば特願
昭６３−２２９２０４号に開示されているように構成さ
れている。
昭６３−２２９２０４号に開示されているように構成さ
れている。
第１図は３２ビツトのデータとアドレスを取り扱うデー
タ処理装置のブロック図である。データ処理装置は整置
回路１０１．データ人出力回路１０２、整置制御回路１
０３．８Ｅコ一ド生成回路１０４、ＢＥコード出力回路
１０５．アドレス出力回路１０６．内部論理回路１０７
から構成されている。このデータ処理装置は半導体集積
回路上に集積されている。
タ処理装置のブロック図である。データ処理装置は整置
回路１０１．データ人出力回路１０２、整置制御回路１
０３．８Ｅコ一ド生成回路１０４、ＢＥコード出力回路
１０５．アドレス出力回路１０６．内部論理回路１０７
から構成されている。このデータ処理装置は半導体集積
回路上に集積されている。
第７図は従来の整置回路の回路図である。第７図では図
面の簡単化のためデータを構成する各バイトのＭＳＢだ
けを記載している。この整置回路１０１はシフタ７０１
３２ビツトのレジスタ７００５６ビツトのレジスタ７
０２から構成されている。図中の７０００〜７０４２は
Ｎチャネルトランジスタ（以下Ｎｃ ｈＴｒ） 、７１
００〜７１１０はＰチャネルトランジスタ（以下Ｐｃｈ
Ｔｒ）、７２００〜７２４０はＮｃｈＴｒとＰｃｈＴｒ
を組み合わせたトランジスタ（以下ＣＴｒ）、７３００
〜７３５７はインバータ（以下Ｉ ＮＶ）、７５００〜
７５０２は２人力ＮＯＲ（以下２ＮＯＲ）、７６００〜
７６０３はトライステートバンファ（以下ＴＢＵＦ）を
示す。
面の簡単化のためデータを構成する各バイトのＭＳＢだ
けを記載している。この整置回路１０１はシフタ７０１
３２ビツトのレジスタ７００５６ビツトのレジスタ７
０２から構成されている。図中の７０００〜７０４２は
Ｎチャネルトランジスタ（以下Ｎｃ ｈＴｒ） 、７１
００〜７１１０はＰチャネルトランジスタ（以下Ｐｃｈ
Ｔｒ）、７２００〜７２４０はＮｃｈＴｒとＰｃｈＴｒ
を組み合わせたトランジスタ（以下ＣＴｒ）、７３００
〜７３５７はインバータ（以下Ｉ ＮＶ）、７５００〜
７５０２は２人力ＮＯＲ（以下２ＮＯＲ）、７６００〜
７６０３はトライステートバンファ（以下ＴＢＵＦ）を
示す。
従来の整置制御回路１０３は第８図の如く構成されてい
る。図中の８１００〜８１０９はＰｃｈＴｒ、８２００
〜８２１１はＣＴｒ、８３００〜８３１７はＩＮＶ、８
４００〜８４０３は２人力ＮＡＮＤ （以下２ＮＡＮＤ
）を示す。また５ＩＺＢ、５ＩＺＨＷ、５ＩＺＷの各信
号はデータサイズがバイト、ハーフワード、ワードであ
ることを示す。
る。図中の８１００〜８１０９はＰｃｈＴｒ、８２００
〜８２１１はＣＴｒ、８３００〜８３１７はＩＮＶ、８
４００〜８４０３は２人力ＮＡＮＤ （以下２ＮＡＮＤ
）を示す。また５ＩＺＢ、５ＩＺＨＷ、５ＩＺＷの各信
号はデータサイズがバイト、ハーフワード、ワードであ
ることを示す。
第９図はアドレスの最下位２ビツトとデータのサイズに
対して有効になる整置回路の制御信号を示している。
対して有効になる整置回路の制御信号を示している。
第１０図はリードアクセス時のタイミングチャートを示
す図、また第１１図はライトアクセス時のタイミングチ
ャートを示す図である。Ａｓ信号はアドレスバス上に有
効なデータを出力していることを示す。ＤＳ信号はリー
ド時は有効なデータを要求していることを示し、ライト
時はデータバスに有効なデータを出力していることを示
している。その他の制御信号は第７図の制御信号に対応
している。
す図、また第１１図はライトアクセス時のタイミングチ
ャートを示す図である。Ａｓ信号はアドレスバス上に有
効なデータを出力していることを示す。ＤＳ信号はリー
ド時は有効なデータを要求していることを示し、ライト
時はデータバスに有効なデータを出力していることを示
している。その他の制御信号は第７図の制御信号に対応
している。
第１２図はアドレスの最下位２ピントとデータのサイズ
に対して有効になるＢＥコードを示している。このデー
タ処理装置ではデータのＯビット側をＭＳＢとし、ＭＳ
Ｂ側のハイドを低位側のアドレスにあるとして取り扱う
。アクセスはアドレスの上位３０ビツトによって指定さ
れるワードを単位として行われる。ＢＥコードはアドレ
スの下位２ピントとデータのサイズ情報から構成された
整置回路はＤＤババス０８からのデータの整置を行い、
Ｂｕｓ １ハス１０９へ出力し、またＢＵＳ２ハス１１
０からのデータの整置を行い、ＤＤババス０８へ出力す
る。
に対して有効になるＢＥコードを示している。このデー
タ処理装置ではデータのＯビット側をＭＳＢとし、ＭＳ
Ｂ側のハイドを低位側のアドレスにあるとして取り扱う
。アクセスはアドレスの上位３０ビツトによって指定さ
れるワードを単位として行われる。ＢＥコードはアドレ
スの下位２ピントとデータのサイズ情報から構成された
整置回路はＤＤババス０８からのデータの整置を行い、
Ｂｕｓ １ハス１０９へ出力し、またＢＵＳ２ハス１１
０からのデータの整置を行い、ＤＤババス０８へ出力す
る。
データはデータ入出力回路１０２を介して外部データバ
スと入出力を行う。アドレスは内部論理回路１０７から
ＡＡババス１１へ出力され、アドレス出力回路１０６か
らデータ処理装置外部のアドレスバスに対して出力され
る。ＡＡババス１１のアドレス下位２ビツトは整置制御
回路１０３とＢＥコード生成回路１０４に送られる。ア
クセスするデータのサイズ情報が内部論理回路１０７か
ら整置制御回路１０３及びＢＥコード生成回路１０４へ
出力される。整置制御回路１０３は整置を制御する信号
を整置回路１０１へ出力する。
スと入出力を行う。アドレスは内部論理回路１０７から
ＡＡババス１１へ出力され、アドレス出力回路１０６か
らデータ処理装置外部のアドレスバスに対して出力され
る。ＡＡババス１１のアドレス下位２ビツトは整置制御
回路１０３とＢＥコード生成回路１０４に送られる。ア
クセスするデータのサイズ情報が内部論理回路１０７か
ら整置制御回路１０３及びＢＥコード生成回路１０４へ
出力される。整置制御回路１０３は整置を制御する信号
を整置回路１０１へ出力する。
以下、整置回路の動作について説明する。
まず、リードアクセスについて述べる。なお、例として
データがワード境界を跨ぎ、アクセスが２サイクルにな
る場合を示す。アクセスが始まるとアドレスとＢＥコー
ドが出力され、続いてＡｓ信号がアサ−１・される。Ｄ
Ｓ信号のアサートに応答してメモリからデータバスに有
効なデータが出力される。データはデータ入出力回路１
０２を介して整置回路１０１に入力される。整置回路内
部では第１サイクル目ではクロック■の期間にＲ２１Ｈ
信号が有効となり、データはレジスタ７０２の上位３２
ビツトに保持される。第２サイクル目ではクロック■の
期間にＲ２１Ｌ信号が有効となり、データはレジスタ７
０２の下位２４ビントニ保持される。このデータは直ち
に整置されて、次のクロックＩでＲ１１信号が有効とな
り、レジスタ７００に保持され、ＢＵＳＩハス１０９に
出力される。
データがワード境界を跨ぎ、アクセスが２サイクルにな
る場合を示す。アクセスが始まるとアドレスとＢＥコー
ドが出力され、続いてＡｓ信号がアサ−１・される。Ｄ
Ｓ信号のアサートに応答してメモリからデータバスに有
効なデータが出力される。データはデータ入出力回路１
０２を介して整置回路１０１に入力される。整置回路内
部では第１サイクル目ではクロック■の期間にＲ２１Ｈ
信号が有効となり、データはレジスタ７０２の上位３２
ビツトに保持される。第２サイクル目ではクロック■の
期間にＲ２１Ｌ信号が有効となり、データはレジスタ７
０２の下位２４ビントニ保持される。このデータは直ち
に整置されて、次のクロックＩでＲ１１信号が有効とな
り、レジスタ７００に保持され、ＢＵＳＩハス１０９に
出力される。
次にライトアクセスについて述べる。この場合もリード
アクセスと同様にアクセスが２サイクルになる場合を示
す。アクセスが始まる前のクロック■でＲＩＯ信号が有
効となり、ＢＵＳ２ハス１１０からライトすべきデータ
がレジスタ７００に保持される。データは直ちに整置さ
れる。アクセスが始まった最初のクロック１７−Ｒ２Ｏ
信号が有効となり、レジスタ７０２に保持される。第１
サイクル目では０３ＥＬ信号はＨ゛となり、レジスタ７
０２の上位がＤＤババス０８に出力され、第２サイクル
目では０３ＥＬ信号は“Ｌ”となり、レジスタ７０２の
下位がＤＤハス１０８に出力される。
アクセスと同様にアクセスが２サイクルになる場合を示
す。アクセスが始まる前のクロック■でＲＩＯ信号が有
効となり、ＢＵＳ２ハス１１０からライトすべきデータ
がレジスタ７００に保持される。データは直ちに整置さ
れる。アクセスが始まった最初のクロック１７−Ｒ２Ｏ
信号が有効となり、レジスタ７０２に保持される。第１
サイクル目では０３ＥＬ信号はＨ゛となり、レジスタ７
０２の上位がＤＤババス０８に出力され、第２サイクル
目では０３ＥＬ信号は“Ｌ”となり、レジスタ７０２の
下位がＤＤハス１０８に出力される。
従来のデータ処理装置は以上のように構成されており、
特にその整置回路は上述のように動作制御されているの
で、整置回路を構成する素子数が多く、データ処理装置
が大型化するなどの問題点があった。
特にその整置回路は上述のように動作制御されているの
で、整置回路を構成する素子数が多く、データ処理装置
が大型化するなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、可及的に素子数が少なく、より小型のデータ
処理装置を提供することを目的とする。
たもので、可及的に素子数が少なく、より小型のデータ
処理装置を提供することを目的とする。
〔課題を解決するための手段］
この発明に係るデータ処理装置は、データ処理装置外部
にリードアクセスを行う際に、一連のアクセスの第１サ
イクルでは、外部データバスから整置回路にデータを送
る内部データバスからのデータは整置回路への入力特番
こレジスタの上位と下位に同時に保持されるように整置
回路の動作制御する手段を備えたものである。また本発
明に係るデータ処理装置は、さらに一連のアクセスの第
２サイクルでは上記内部データバスからのデータはレジ
スタの上位または下位のどちらか一方だけに保持される
ように整置回路の動作制御する手段を備えたものである
。
にリードアクセスを行う際に、一連のアクセスの第１サ
イクルでは、外部データバスから整置回路にデータを送
る内部データバスからのデータは整置回路への入力特番
こレジスタの上位と下位に同時に保持されるように整置
回路の動作制御する手段を備えたものである。また本発
明に係るデータ処理装置は、さらに一連のアクセスの第
２サイクルでは上記内部データバスからのデータはレジ
スタの上位または下位のどちらか一方だけに保持される
ように整置回路の動作制御する手段を備えたものである
。
この発明においては、データ処理装置外部にリードアク
セスを行う際に、一連のアクセスの第１サイクルでは、
外部データバスから整置回路にデータを送る内部データ
バスからのデータは整置回路への入力時にレジスタの上
位と下位に同時に保持されるように整置回路の動作制御
する手段、さらに第２サイクルでは上記内部データバス
からのデータはレジスタの上位または下位のどちらか一
方だけに保持されるように整置回路の動作制御する手段
を備えた構成としたから、バイト、ハーフワードそして
ワードなどの各種サイズにおける整置シフトのシフトの
種類を最小限にすることができる。
セスを行う際に、一連のアクセスの第１サイクルでは、
外部データバスから整置回路にデータを送る内部データ
バスからのデータは整置回路への入力時にレジスタの上
位と下位に同時に保持されるように整置回路の動作制御
する手段、さらに第２サイクルでは上記内部データバス
からのデータはレジスタの上位または下位のどちらか一
方だけに保持されるように整置回路の動作制御する手段
を備えた構成としたから、バイト、ハーフワードそして
ワードなどの各種サイズにおける整置シフトのシフトの
種類を最小限にすることができる。
第１図は３２ビツトのデータとアドレスを取り扱うデー
タ処理装置のブロック図である。データ処理装置は整置
回路１０１．データ入出力回路１０２、整置制御回路１
０３．ＢＥコード生成回路１０４、ＢＥコード出力回路
１０５．アドレス出力回路１０６．内部論理回路１０７
から構成されている。データ処理装置の基本的な構成は
従来とほぼ同じである。しかしながら、整置回路１０１
と整置制御回路＋０３はより簡単化されている。
タ処理装置のブロック図である。データ処理装置は整置
回路１０１．データ入出力回路１０２、整置制御回路１
０３．ＢＥコード生成回路１０４、ＢＥコード出力回路
１０５．アドレス出力回路１０６．内部論理回路１０７
から構成されている。データ処理装置の基本的な構成は
従来とほぼ同じである。しかしながら、整置回路１０１
と整置制御回路＋０３はより簡単化されている。
このデータ処理装置は半導体集積回路上に集積さ２図で
は図面の簡単化のためデータを構成する各バイトのＭ
Ｓ Ｂだけを記載している。この整置回路１０１はシフ
タ２０１．３２ピントのレジスタ２００．５６ピントの
レジスタ２０２から構成されている。図中の２０００〜
２０１５はＮｃｈＴｒ、２２００〜２２４９はＣＴ ｒ
、 ２３００〜２３５８はＩＮＶ、２５００〜２５０２
は２ＮＯＲ１ている。図中の３１００〜３１０３はＰｃ
ｈＴｒ、３２００〜３２１１はＣＴｒ３３００〜３３１
１はＩＮＶ、３４００〜３４０３は２ＮＡＮＤを示ず。
は図面の簡単化のためデータを構成する各バイトのＭ
Ｓ Ｂだけを記載している。この整置回路１０１はシフ
タ２０１．３２ピントのレジスタ２００．５６ピントの
レジスタ２０２から構成されている。図中の２０００〜
２０１５はＮｃｈＴｒ、２２００〜２２４９はＣＴ ｒ
、 ２３００〜２３５８はＩＮＶ、２５００〜２５０２
は２ＮＯＲ１ている。図中の３１００〜３１０３はＰｃ
ｈＴｒ、３２００〜３２１１はＣＴｒ３３００〜３３１
１はＩＮＶ、３４００〜３４０３は２ＮＡＮＤを示ず。
また５ＩＺＢ、５ＩＺＨＷ ５ＩＺＷの各信号はデー
タサイズがバイトハーフワード、ワードであることを示
す。
タサイズがバイトハーフワード、ワードであることを示
す。
第４図はアドレスの最下位２ビツトとデータのサイズに
対して有効になる整置回路の制御信号を示している。
対して有効になる整置回路の制御信号を示している。
第５図はリードアクセス時のタイミングチャートを示す
図、また第６図はライトアクセス時のタイミングチャー
トを示す図である。ＡＳ信号はアドレスバス上に有効な
データを出力していることを示す。ＤＳ信号はリード時
は有効なデータを要求していることを示し、ライト時は
データバスに有効なデータを出力していることを示して
いる。
図、また第６図はライトアクセス時のタイミングチャー
トを示す図である。ＡＳ信号はアドレスバス上に有効な
データを出力していることを示す。ＤＳ信号はリード時
は有効なデータを要求していることを示し、ライト時は
データバスに有効なデータを出力していることを示して
いる。
その他の制御信号は第２図の制御信号に対応している。
第１２図はアドレスの最下位２ビツトとデータのサイズ
に対して有効になるＢＥコードを示している。
に対して有効になるＢＥコードを示している。
このデータ処理装置ではデータの０ビツト側をＭＳＢと
し、ＭＳＢ側のハイドを低位側のアドレスにあるとして
取り扱う。アクセスはアドレスの上位３０ピントによっ
て指定されるワードを単位として行われる。ＢＥコード
はアドレスの下位２ピツＩ・とデータのサイズ情報から
構成された整置回路はＤＤババス０８からのデータの整
置を行い、ＢＵＳＩハス１０９へ出力し、またＢＵＳ２
バス１１０からのデータの整置を行い、ＤＤハス１０８
へ出力する。
し、ＭＳＢ側のハイドを低位側のアドレスにあるとして
取り扱う。アクセスはアドレスの上位３０ピントによっ
て指定されるワードを単位として行われる。ＢＥコード
はアドレスの下位２ピツＩ・とデータのサイズ情報から
構成された整置回路はＤＤババス０８からのデータの整
置を行い、ＢＵＳＩハス１０９へ出力し、またＢＵＳ２
バス１１０からのデータの整置を行い、ＤＤハス１０８
へ出力する。
データはデータ入出力回路１０２を介して外部データバ
スと入出力を行う。
スと入出力を行う。
アドレスは内部論理回路１０７からＡＡババス１１へ出
力され、アドレス出力回路１０６からデータ処理装置外
部のアドレスバスに対して出力される。ＡＡハス１１１
のアドレス下位２ビツトは整置制御回路１０３とＢＥコ
ード生成回路１０４に送られる。アクセスするデータの
サイズ情報が内部論理回路１０７から整置制御回路１０
３およびＢＥコード生成回路１０４へ出力される。整置
制御回路１０３は整置を制御する信号を整置回路１０１
へ出力する。
力され、アドレス出力回路１０６からデータ処理装置外
部のアドレスバスに対して出力される。ＡＡハス１１１
のアドレス下位２ビツトは整置制御回路１０３とＢＥコ
ード生成回路１０４に送られる。アクセスするデータの
サイズ情報が内部論理回路１０７から整置制御回路１０
３およびＢＥコード生成回路１０４へ出力される。整置
制御回路１０３は整置を制御する信号を整置回路１０１
へ出力する。
以下、整置回路の動作について説明する。
まず、リードアクセスについて述べる。なお、例として
データがワード境界を跨ぎ、アクセスが２サイクルにな
る場合を示す。アクセスが始まるとアドレスとＢＥコー
ドが出力さ、続いてＡＳ信号がアサートされる。ＤＳ信
号のアサートに応答してメモリからデータバスに有効な
データが出力される。データはデータ入出力回路１０２
を介して整置回路１０１に入力される。整置回路内部で
は第１サイクル目ではクロック■の期間にＲ２１Ｈ信号
とＲ２１Ｌ信号が同時に有効となり、データはレジスタ
２０２の上位３２ビツトと下位２４ビットに保持される
。第２サイクル目ではクロック■の期間にＲ２１Ｌ信号
のみが有効となり、データはレジスタ２・０２の下位２
４ビツトだけに保持される。このデータは直ちに整置さ
れて次のクロックＩでＲ１１信号が有効となり、レジス
タ２００に保持されＢＵＳＩバス１０９に出力される。
データがワード境界を跨ぎ、アクセスが２サイクルにな
る場合を示す。アクセスが始まるとアドレスとＢＥコー
ドが出力さ、続いてＡＳ信号がアサートされる。ＤＳ信
号のアサートに応答してメモリからデータバスに有効な
データが出力される。データはデータ入出力回路１０２
を介して整置回路１０１に入力される。整置回路内部で
は第１サイクル目ではクロック■の期間にＲ２１Ｈ信号
とＲ２１Ｌ信号が同時に有効となり、データはレジスタ
２０２の上位３２ビツトと下位２４ビットに保持される
。第２サイクル目ではクロック■の期間にＲ２１Ｌ信号
のみが有効となり、データはレジスタ２・０２の下位２
４ビツトだけに保持される。このデータは直ちに整置さ
れて次のクロックＩでＲ１１信号が有効となり、レジス
タ２００に保持されＢＵＳＩバス１０９に出力される。
次にライトアクセスについて述べる。この場合もリード
アクセスと同様にアクセスが２サイクルになる場合を示
す。アクセスが始まる前のクロック■でＲ１０信号が有
効となり、ＢＵＳ２ハス１１０からライトすべきデータ
がレジスタ２００に保持される。データは直ちに整置さ
れる。アクセスが始まった最初のクロックＩでＲ２Ｏ信
号が有効となり、レジスタ２０２に保持される。第４図
中で＊印のついていない場合は第１サイクル目では０３
ＥＬ信号は°゛Ｈ゛となり、レジスタ２０２の上位がＤ
Ｄババス０８に出力され、第２サイクル目では０３ＥＬ
信号は“′Ｌ”′となり、レジスタ２０２の下位がＤＤ
ハス１０８に出力される。
アクセスと同様にアクセスが２サイクルになる場合を示
す。アクセスが始まる前のクロック■でＲ１０信号が有
効となり、ＢＵＳ２ハス１１０からライトすべきデータ
がレジスタ２００に保持される。データは直ちに整置さ
れる。アクセスが始まった最初のクロックＩでＲ２Ｏ信
号が有効となり、レジスタ２０２に保持される。第４図
中で＊印のついていない場合は第１サイクル目では０３
ＥＬ信号は°゛Ｈ゛となり、レジスタ２０２の上位がＤ
Ｄババス０８に出力され、第２サイクル目では０３ＥＬ
信号は“′Ｌ”′となり、レジスタ２０２の下位がＤＤ
ハス１０８に出力される。
第４図中で＊印のついている場合は、第１サイクル目で
はＯＳ Ｅ Ｌ信号は“Ｌ″′となり、レジスタ２０２
の下位がＤＤハス１０８に出力され、第２サイクル目で
は０３ＥＬ信号は“′Ｈ゛°となり、レジスタ２０２の
上位がＤＤハス１０８に出力される。
はＯＳ Ｅ Ｌ信号は“Ｌ″′となり、レジスタ２０２
の下位がＤＤハス１０８に出力され、第２サイクル目で
は０３ＥＬ信号は“′Ｈ゛°となり、レジスタ２０２の
上位がＤＤハス１０８に出力される。
以上のように、本発明のデータ処理装置における整置回
路は上記のように動作制御されているので、整置回路は
従来より素子数が減少し、また規則的になる。第２図は
集積回路上の整置回路のレイアウト面積の大部分を占め
るので、０３ＥＬ信号の制御回路の素子数は多少増加す
るが、それ以上に回路全体の素子数は改善される。
路は上記のように動作制御されているので、整置回路は
従来より素子数が減少し、また規則的になる。第２図は
集積回路上の整置回路のレイアウト面積の大部分を占め
るので、０３ＥＬ信号の制御回路の素子数は多少増加す
るが、それ以上に回路全体の素子数は改善される。
するデータ処理装置において、データ処理装置外部にリ
ードアクセスを行う際に、一連のアクセスの第１サイク
ルでは、外部データバスがら整置回路にデータを送る内
部データバスからのデータは整置回路への入力時にレジ
スタの上位と下位に同時に保持されるように整置回路の
動作制御する手段、あるいはさらに一連のアクセスの第
２サイクルでは上記内部データバスからのデータはレジ
スタの上位または下位のどちらか一方だけに保持される
ように整置回路の動作制御する手段を備えた構成とした
から、回路が簡易化され、回路が規則的になるために整
置回路のレイアウト作成が極めて容易になる効果がある
。さらに、整置回路を構成する素子数が減少するために
データ処理装置全体のコストが低下する効果もある。
ードアクセスを行う際に、一連のアクセスの第１サイク
ルでは、外部データバスがら整置回路にデータを送る内
部データバスからのデータは整置回路への入力時にレジ
スタの上位と下位に同時に保持されるように整置回路の
動作制御する手段、あるいはさらに一連のアクセスの第
２サイクルでは上記内部データバスからのデータはレジ
スタの上位または下位のどちらか一方だけに保持される
ように整置回路の動作制御する手段を備えた構成とした
から、回路が簡易化され、回路が規則的になるために整
置回路のレイアウト作成が極めて容易になる効果がある
。さらに、整置回路を構成する素子数が減少するために
データ処理装置全体のコストが低下する効果もある。
第１図は３２ビツトのデータとアドレスを取り扱うデー
タ処理装置のブロック図、第２図は本発明の一実施例に
よるデータ処理装置の整置回路を示す回路図、第３図は
本発明の一実施例によるデータ処理装置の整置制御回路
を示す図、第４図は本発明の一実施例によるデータ処理
装置においてアドレスの最下位２ビツトとデータのサイ
ズに対して有効になる整置回路の制御信号を示す図、第
５図は本発明の一実施例によるデータ処理装置の整置回
路のリードアクセス時のタイミングチャートを示す図、
第６図は本発明の一実施例によるデータ処理装置の整置
回路のライトアクセス時のタイミングチャートを示す図
、第７図は従来のデータ処理装置の整置回路を示す回路
図、第８図は従来のデータ処理装置の整置回路を示す図
、第９図は従来のデータ処理装置においてアドレスの最
下位２ビツトとデータのサイズに対して有効になる整置
回路の制御信号を示す図、第１０図は従来の整置回路の
リードアクセス時のタイミングチャートを示す図、第１
１図は従来の整置回路のライトアクセス時のタイミング
チャートを示す図、第１２図はアドレスの最下位２ビツ
トとデータのサイズに対して有効になるＢＥコードを示
す図である。 １０１は整置回路、１０２はデータ入出力回路、１０３
は整置制御回路、１０４はＢＥコード生成回路、１０５
はＢＥコード出力回路、１０６はアドレス出力回路、１
０７は内部論理回路、１０８はＤＤパス、１０９はＢＵ
ＳＩバス、１１０はＢＵＳ２バス、１１１はＡＡハス、
２００は３２ビツトのレジスタ、２０１はシフタ、２０
２は５６ビットのレジスタ。 なお図中同一符号は同−又は相当部分を示す。
タ処理装置のブロック図、第２図は本発明の一実施例に
よるデータ処理装置の整置回路を示す回路図、第３図は
本発明の一実施例によるデータ処理装置の整置制御回路
を示す図、第４図は本発明の一実施例によるデータ処理
装置においてアドレスの最下位２ビツトとデータのサイ
ズに対して有効になる整置回路の制御信号を示す図、第
５図は本発明の一実施例によるデータ処理装置の整置回
路のリードアクセス時のタイミングチャートを示す図、
第６図は本発明の一実施例によるデータ処理装置の整置
回路のライトアクセス時のタイミングチャートを示す図
、第７図は従来のデータ処理装置の整置回路を示す回路
図、第８図は従来のデータ処理装置の整置回路を示す図
、第９図は従来のデータ処理装置においてアドレスの最
下位２ビツトとデータのサイズに対して有効になる整置
回路の制御信号を示す図、第１０図は従来の整置回路の
リードアクセス時のタイミングチャートを示す図、第１
１図は従来の整置回路のライトアクセス時のタイミング
チャートを示す図、第１２図はアドレスの最下位２ビツ
トとデータのサイズに対して有効になるＢＥコードを示
す図である。 １０１は整置回路、１０２はデータ入出力回路、１０３
は整置制御回路、１０４はＢＥコード生成回路、１０５
はＢＥコード出力回路、１０６はアドレス出力回路、１
０７は内部論理回路、１０８はＤＤパス、１０９はＢＵ
ＳＩバス、１１０はＢＵＳ２バス、１１１はＡＡハス、
２００は３２ビツトのレジスタ、２０１はシフタ、２０
２は５６ビットのレジスタ。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）外部データバスに入出力回路を介して接続された
第１のデータバスと内部論理回路に接続された第２のデ
ータバスの２組のデータバスに接続されていて、 上記第１のデータバスに接続された該第１のデータバス
よりも広いビット幅の第１のレジスタと、上記第２のデ
ータバスに接続された該第２のデータバスと同じビット
幅をもつ第２のレジスタと、該第１のレジスタと該第２
のレジスタに接続されたシフタとから構成された整置回
路を有するデータ処理装置において、 該データ処理装置外部に１サイクルのみからなるリード
アクセスを行う際に、データバスからのデータが上記第
１のレジスタの上位と下位に同時に保持されるように上
記整置回路の動作制御を行う手段を備えたことを特徴と
するデータ処理装置。 - （２）外部データバスに入出力回路を介して接続された
第１のデータバスと内部論理回路に接続された第２のデ
ータバスの２組のデータバスに接続されていて、 上記第１のデータバスに接続された該第１のデータバス
よりも広いビット幅の第１のレジスタと、上記第２のデ
ータバスに接続された該第２のデータバスと同じビット
幅をもつ第２のレジスタと、該第１のレジスタと該第２
のレジスタに接続されたシフタとから構成された整置回
路を有するデータ処理装置において、 該データ処理装置外部に第１サイクルとこれに続く第２
サイクルからなるリードアクセスを行う際に、上記第１
サイクルでは上記第１のデータバスからのデータが上記
第１のレジスタの上位と下位に同時に保持されるように
上記整置回路の動作制御を行い、上記第２サイクルでは
上記第１のデータバスからのデータが上記第１のレジス
タの上位または下位のどちらか一方だけに保持されるよ
うに上記整置回路の動作制御を行う手段を備えたことを
特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122184A JP2517154B2 (ja) | 1990-05-11 | 1990-05-11 | デ―タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122184A JP2517154B2 (ja) | 1990-05-11 | 1990-05-11 | デ―タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0418634A true JPH0418634A (ja) | 1992-01-22 |
| JP2517154B2 JP2517154B2 (ja) | 1996-07-24 |
Family
ID=14829659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122184A Expired - Fee Related JP2517154B2 (ja) | 1990-05-11 | 1990-05-11 | デ―タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517154B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5499380A (en) * | 1993-05-21 | 1996-03-12 | Mitsubishi Denki Kabushiki Kaisha | Data processor and read control circuit, write control circuit therefor |
| US6553474B2 (en) | 2000-02-18 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Data processor changing an alignment of loaded data |
-
1990
- 1990-05-11 JP JP2122184A patent/JP2517154B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5499380A (en) * | 1993-05-21 | 1996-03-12 | Mitsubishi Denki Kabushiki Kaisha | Data processor and read control circuit, write control circuit therefor |
| US6553474B2 (en) | 2000-02-18 | 2003-04-22 | Mitsubishi Denki Kabushiki Kaisha | Data processor changing an alignment of loaded data |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2517154B2 (ja) | 1996-07-24 |
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