JP3202108B2 - パイプライン処理を用いたプロセッサ - Google Patents

パイプライン処理を用いたプロセッサ

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JP3202108B2
JP3202108B2 JP21885093A JP21885093A JP3202108B2 JP 3202108 B2 JP3202108 B2 JP 3202108B2 JP 21885093 A JP21885093 A JP 21885093A JP 21885093 A JP21885093 A JP 21885093A JP 3202108 B2 JP3202108 B2 JP 3202108B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パイプライン処理を用
いたプロセッサに関し、特に、高速演算処理を行う１チ
ッププロセッサにおいてレジスタアクセスを行う技術に
関する。プロセッサに対しては、より高性能で且つより
低価格であることが要求されている。まず、高性能化の
ための処理方式としてはパイプライン処理が知られてお
り、パイプライン処理により大部分の命令を１サイクル
で実行可能なプロセッサが商品化されている。また、低
価格化のためには、回路規模すなわちチップ面積を小さ
くすることが重要である。
【０００２】しかしながら、高性能化のためにパイプラ
イン処理を採用すると、各パイプラインステージ毎に独
立にレジスタにアクセスを行うためのポートを必要と
し、そのためにレジスタの回路規模が大きくなってしま
うという問題がある。また、レジスタの回路規模が大き
くなると、チップ面積の点で不利になると共に、配線長
が長くなることに起因して配線上の信号伝播遅延が大き
くなってしまうという不都合もある。レジスタアクセス
の時間はチップの動作速度を決定するクリチカル・パス
の一つであるため、レジスタアクセス時間が長くなると
チップの性能が最大限に発揮できない可能性がある。
【０００３】そこで、パイプライン処理の性能を低下さ
せることなく、レジスタのアクセスポート数を削減して
その回路規模を縮小し、ひいては高速化を行うことが要
求されている。
【０００４】
【従来の技術】パイプライン処理で命令実行を行うプロ
セッサでは、実効アドレス計算を行うステージと演算処
理を行うステージの２つのステージを持つパイプライン
方式を採用しているものが多い。図１１には従来形の一
例としてのパイプライン処理を用いたプロセッサの構成
が示される。
【０００５】図示の構成は、実効アドレス計算ステー
ジ、オペランド読み出しステージ、演算ステージおよび
オペランド書き込みステージを有するパイプライン処理
により命令実行を行うプロセッサの構成を示しており、
レジスタ部１、実効アドレス計算部２および演算部３を
備えている。レジスタ部１は、オペランドデータを一時
保持するためのもので、実効アドレス計算ステージにお
いて実効アドレス計算部２へデータを供給し、演算ステ
ージにおいて演算部３へデータを供給する。実効アドレ
ス計算部２は、実効アドレス計算ステージにおいてレジ
スタ部１からの読み出しデータに命令コード中から抽出
したディスプレイスメントを加算し、実効アドレスを計
算する。演算部３は、オペランドに対する演算を行うた
めのもので、演算ステージにおいてレジスタ部１から読
み出したデータに基づき演算を行い、その演算結果をレ
ジスタ部１に出力する。
【０００６】この種のパイプライン処理を採用している
プロセッサでは、図１１にも示すように、実効アドレス
計算用のレジスタアクセスと演算処理用のレジスタアク
セスをそれぞれ行わなければならず、それに応じてレジ
スタへのアクセスポートを多く設ける必要がある。ある
いは、レジスタへのアクセスポートを多く設けることが
回路設計上できない場合には、各ステージ毎に専用のレ
ジスタ回路を設ける必要がある。つまり、同じ内容を持
つレジスタ回路を複数個（ステージの数だけ）備えるこ
とにより、等価的にアクセスポートの数を増やしたこと
になる。
【０００７】
【発明が解決しようとする課題】従来のパイプライン処
理方式では、実効アドレス指定でレジスタ直接を指定し
た場合には、実効アドレス計算ステージではレジスタ読
み出しを行わなくてもよいが、演算ステージではレジス
タ読み出しを行う必要がある。また、実効アドレス指定
でメモリ参照を指定した場合には、演算ステージでレジ
スタ読み出しを行わなくてもよいが、実効アドレス計算
ステージではレジスタ読み出しを行う必要がある。この
ため、同じ命令の中では、実効アドレス計算ステージま
たは演算ステージのどちらかでレジスタ読み出しを行え
ばよいので、問題は生じない。
【０００８】しかしながら、パイプライン処理で行って
いる場合には、実効アドレス計算ステージで処理されて
いる命令と演算ステージで処理されている命令は、通
常、異なる命令である。このため、同時にレジスタ読み
出しを行う可能性がある。このような場合、従来の技術
では、各ステージ毎にレジスタ読み出しポートを設けた
り、あるいは、読み出しポートを一つにしていずれかの
ステージをウエイト状態とすることにより各ステージ毎
のレジスタ読み出しが互いに干渉するのを回避してい
た。
【０００９】しかし前者（各パイプラインステージ毎に
レジスタ読み出しポートを設ける方式）の場合、レジス
タの回路規模ひいてはチップ面積が大きくなり、また配
線長が長くなることに起因して信号伝播遅延も大きくな
ってしまうという不都合があり、好ましくない。一方、
後者（読み出しポートを一つにする方式）の場合、ウエ
イト状態が入ることに起因してパイプライン処理の性能
が低下し、そのためにパイプライン処理の有効性が低下
して好ましくない。
【００１０】本発明は、かかる従来技術における課題に
鑑み創作されたもので、パイプライン処理を行う際にそ
の性能を低下させることなく、レジスタ部のアクセスポ
ート数を削減してその回路規模を縮小し、ひいては高速
動作に寄与することができるプロセッサを提供すること
を目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、実効アドレス計算ステージにおいてレ
ジスタ読み出しされた結果を演算ステージで必要になる
タイミングまで保持しておくための手段を設け、この保
持された結果を演算ステージにおいて演算用データ（オ
ペランド）として供給するようにしている。
【００１２】図１には本発明に係るパイプライン処理を
用いたプロセッサの原理構成が示される。図示の構成
は、少なくとも実効アドレス計算ステージと演算ステー
ジを有するパイプライン処理を用いて命令実行を行うプ
ロセッサの構成を示しており、該プロセッサは、レジス
タ部１１、実効アドレス計算部１２、演算部１３および
パイプラインラッチ部１４を備えている。
【００１３】レジスタ部１１は、オペランドデータを一
時保持するためのブロックであり、実効アドレス計算ス
テージにおいて実効アドレス計算部１２へデータを供給
し、演算ステージにおいて演算部１３へデータを供給す
る機能を有している。実効アドレス計算部１２は、実効
アドレス計算ステージにおいて、レジスタ部１１から読
み出したデータと命令コード中から抽出したディスプレ
イスメントを加算し、実効アドレスを計算する機能を有
している。
【００１４】演算部１３は、オペランドに対する演算を
行うためのブロックであり、演算ステージにおいてレジ
スタ部１１から読み出したデータとパイプラインラッチ
部１４における対応するラッチからのデータを演算用の
データとして取り込み、この演算結果をレジスタ部１１
に出力する機能を有している。パイプラインラッチ部１
４は、本発明の特徴をなすブロックであり、実効アドレ
ス計算ステージと演算ステージの間の各パイプラインス
テージ（図１にはオペランド読み出しステージのみが例
示されている）毎にレジスタ部１１から読み出したデー
タをそれぞれ保持するラッチを有し、実効アドレス計算
ステージにおいてレジスタ部１１から読み出された結果
を前記演算ステージで必要になるタイミングまで保持
し、この保持された結果を前記演算部にオペランドデー
タとして供給する機能を有している。
【００１５】
【作用】図１に示す構成によれば、実効アドレス計算ス
テージで読み出されたレジスタ部１１からのデータ（レ
ジスタ値）がパイプラインラッチ部１４の対応するラッ
チに取り込まれ、命令実行が次のパイプラインステージ
に進む毎に該レジスタ値が当該パイプラインステージに
対応するラッチへ転送される。そして、実効アドレス指
定がレジスタ直接指定を指示している場合には、命令実
行が演算ステージに進んだ時に該演算ステージに対応す
るラッチから前記レジスタ値が演算用のデータとして取
り出される（つまり演算部１３に供給される）。
【００１６】このように本発明のプロセッサによれば、
実効アドレス計算ステージで読み出したレジスタ値をパ
イプラインラッチ部１４において演算ステージで必要に
なるタイミングまで保持しておき、この保持されたレジ
スタ値をオペランドデータとして演算部１３に供給する
ようにしているので、パイプライン処理の性能を低下さ
せることなく、レジスタ部のアクセスポート数（つまり
読み出しポートの数）を削減することができる。これ
は、レジスタ部の回路規模の縮小化に寄与し、併せて高
速化にも寄与する。
【００１７】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。
【００１８】
【実施例】図２には本発明の一実施例としてのパイプラ
イン処理を用いたプロセッサの全体構成が示される。図
中、１００は演算実行部を示し、外部の主記憶へのアク
セスのためのアドレス計算と命令で指定された演算を行
うためのブロックである。演算実行部１００は、前述し
たレジスタ部１１、実効アドレス計算部１２、演算部
（ＡＬＵ）１３およびパイプラインラッチ部１４に加え
て、更にプログラムカウンタ部２２、バイパス部２３お
よびデータ入出力部２４を有している。
【００１９】また、２００は命令制御部を示し、命令キ
ャッシュ２８（後述）を経由して外部の主記憶から命令
を受け取り、その命令をデコードして演算実行部１００
の制御を行うためのブロックである。命令制御部２００
は、ディスプレイスメント／イミディエート値生成部２
１、命令レジスタ２５、命令デコーダ２６およびレジス
タ番号選択部２７を有している。
【００２０】また、２８および２９はそれぞれ命令キャ
ッシュおよびオペランドキャッシュを示し、それぞれ、
処理の高速化のために外部の主記憶のデータを一時的に
保持するためのブロックである。演算実行部１００にお
いて、レジスタ部１１は、命令で指定されるレジスタを
持つブロックであり、前述したように実効アドレス計算
用および演算用のデータを一時保持するためのものであ
る。実効アドレス計算部１２は、主記憶アクセスのため
の実効アドレスを計算するためのブロックである。ここ
で、もし命令の種類が分岐命令の場合には分岐先アドレ
スがプログラムカウンタ部２２へ転送される。また、実
効アドレスを演算データとして使用する命令の場合に
は、該実効アドレスがパイプラインラッチ部１４内のオ
ペランド読み出しステージラッチ（図３のラッチ３４）
にレジスタ値の代わりに転送される。演算部１３は、レ
ジスタ部１１およびパイプラインラッチ部１４とデータ
入出力部２４からデータを受け取り、命令で指定された
演算を行い、その結果をデータ入出力部２４とレジスタ
部１１およびパイプラインラッチ部１４へ供給する機能
を有している。
【００２１】また、パイプラインラッチ部１４は、実効
アドレス計算ステージにおいてレジスタ部１１から読み
出されたレジスタ値またはディスプレイスメント／イミ
ディエート値生成部２１からのイミディエート値を取り
込み、この取り込んだデータを演算ステージにおいて演
算部１３に供給する。もし、実効アドレス計算ステージ
から演算ステージに遷移する間に、保持しているレジス
タ値に対応するレジスタへの書き込みが発生した場合に
は、上記書き込みデータがレジスタ値として取り込ま
れ、演算ステージにおいて該書き込みデータが演算部１
３に供給される。また、実効アドレスを演算データとし
て使用する命令（例えば実効アドレスそれ自体をレジス
タまたはメモリへ転送する命令、実効アドレスを基に複
数のメモリをアクセスする命令等）を実行する場合に
は、実効アドレスがパイプラインラッチ部１４内のオペ
ランド読み出しステージラッチにレジスタ値の代わりに
転送され、演算ステージにおいて上記実効アドレスが演
算部１３に供給される。
【００２２】また、プログラムカウンタ部２２は、実行
中の命令の先頭アドレスをカウントアップするためのブ
ロックであり、各パイプラインステージで実行されてい
る命令の先頭アドレスを保持しておくためのものであ
る。バイパス部２３は、同じレジスタに対して読み出し
と書き込みが重なった場合に、演算結果のデータをレジ
スタ読み出しデータの代わりに供給するためのブロック
である。データ入出力部２４は、オペランドキャッシュ
２９を経由して外部の主記憶との間で、演算で使用する
データの送受信を行うためのブロックである。
【００２３】一方、命令制御部２００において、命令レ
ジスタ２５は、命令キャッシュ２８を経由して主記憶か
ら命令コードを受け取り、その命令コードをディスプレ
イスメント／イミディエート値生成部２１、命令デコー
ダ２６およびレジスタ番号選択部２７に供給する。ディ
スプレイスメント／イミディエート値生成部２１は、入
力された命令コードからディスプレイスメントおよびイ
ミディエート値を抽出し生成するためのブロックであ
る。この生成されたディスプレイスメントは、実効アド
レス計算部１２に供給され、実効アドレス計算に使用さ
れる。一方、生成されたイミディエート値は、パイプラ
インラッチ部１４を経由して演算部１３に供給され、演
算用のデータとして使用される。命令デコーダ２６は、
入力された命令コードをデコードして、演算実行部１０
０の制御を行うための各種制御信号ＣＳ（クロックφ
Ａ，φＢ等を含む）を生成する。この生成された制御信
号ＣＳは、後述するように、レジスタ部１１、演算部１
３、パイプラインラッチ部１４およびバイパス部２３に
供給される。レジスタ番号選択部２７は、入力された命
令コードからレジスタ番号指定情報を生成し、レジスタ
部１１に対してアクセスするレジスタ番号を指定する。
【００２４】図２の構成において、各回路ユニットは種
々のバスを介して互いに接続されている。図中、ＩＣＤ
Ｂは命令キャッシュ２８から命令レジスタ２５へ命令を
供給するための命令キャッシュデータバス、ＩＣＡＢは
命令を読み出すためのアドレスを命令キャッシュ２８へ
供給するための命令キャッシュアドレスバス、ＯＣＤＢ
はオペランドキャッシュ２９と演算部１３およびデータ
入出力部２４との間でデータの授受を行うためのオペラ
ンドキャッシュデータバス、ＯＣＡＢはアクセスするた
めのアドレスをオペランドキャッシュ２９へ供給するた
めのオペランドキャッシュアドレスバス、ＤＳＰＢは実
効アドレス計算ステージにおいてディスプレイスメント
／イミディエート値生成部２１から実効アドレス計算部
１２およびパイプラインラッチ部１４へそれぞれディス
プレイスメントおよびイミディエート値を供給するため
のバス、ＡＳＢは実効アドレス計算ステージにおいてレ
ジスタ部１１およびバイパス部２３から実効アドレス計
算部１２およびパイプラインラッチ部１４へレジスタ読
み出しデータを供給するためのバス、ＳＤＢは演算ステ
ージにおいてレジスタ部１１およびバイパス部２３から
演算部１３へレジスタ読み出しデータを供給するための
バス、ＳＳＢは演算ステージにおいてパイプラインラッ
チ部１４から演算部１３へレジスタ読み出しデータおよ
びイミディエート値を供給するためのバス、そして、Ｒ
ＤＢはオペランド書き込みステージにおいて演算部１３
からレジスタ部１１およびバイパス部２３へレジスタ書
き込みデータを供給するためのバスを示す。また、ＤＢ
は本プロセッサと外部装置との間でデータの授受を行う
ためのデータバス、ＡＢは命令を読み出すためのアドレ
スを外部の主記憶へ供給するためのアドレスバスを示
す。
【００２５】図３にはパイプラインラッチ部１４の構成
が示される。図中、３１はレジスタ部（１１）またはデ
ィスプレイスメント／イミディエート値生成部（２１）
からのデータを選択入力する入力セレクタを示し、本実
施例では、命令の実効アドレス指定がレジスタ直接を指
示している場合にはレジスタ部からのデータを選択し、
命令の実効アドレス指定がイミディエート値を指示して
いる場合にはディスプレイスメント／イミディエート値
生成部からのイミディエート値を選択する。この選択制
御は、前述した命令デコーダ２６からの制御信号に基づ
いて行われる。３２は実効アドレス計算ステージで実行
中の命令に対応する実効アドレス指定で指定されたレジ
スタ値またはイミディエート値を保持するための実効ア
ドレス計算ステージラッチを示す。
【００２６】また、３３は第１の転送手段を示し、命令
実行のパイプライン処理が実効アドレス計算ステージか
らオペランド読み出しステージに遷移した時に、実効ア
ドレス計算ステージラッチ３２から次のパイプラインス
テージのラッチ（オペランド読み出しステージラッチ３
４）への転送処理を制御する機能を有している。パイプ
ライン処理で同時に処理されている他の命令によるレジ
スタへの書き込みが、実効アドレス計算ステージラッチ
３２で保持しているレジスタ値に対応するレジスタへの
書き込みであった場合には、その書き込みデータは、実
効アドレス計算ステージラッチ３２のデータの代わりに
オペランド読み出しステージラッチ３４へ転送される。
また、実効アドレスそれ自体をレジスタまたはメモリへ
転送する命令、あるいは実効アドレスを基に複数のメモ
リをアクセスする命令を実行する場合には、該実効アド
レスがオペランド読み出しステージラッチ３４へ転送さ
れる。第１の転送手段３３に対する各種制御は、前述し
た命令デコーダ２６からの制御信号に基づいて行われ
る。オペランド読み出しステージラッチ３４は、オペラ
ンド読み出しステージで実行中の命令に対応する実効ア
ドレス指定で指定されたレジスタ値またはイミディエー
ト値を保持するためのものである。
【００２７】また、３５は第２の転送手段を示し、命令
実行のパイプライン処理がオペランド読み出しステージ
から演算ステージに遷移した時に、オペランド読み出し
ステージラッチ３４から次のパイプラインステージのラ
ッチ（演算ステージラッチ３６）への転送処理を制御す
る機能を有している。第２の転送手段３５に対する制御
は、前述した命令デコーダ２６からの制御信号に基づい
て行われる。演算ステージラッチ３６は、演算ステージ
で実行中の命令に対応する実効アドレス指定で指定され
たレジスタ値またはイミディエート値を保持するための
ものである。また、３７は演算ステージラッチ３６から
出力されたデータを演算部（１３）へ供給するための出
力手段を示す。
【００２８】なお、前述したバイパス部２３（図２参
照）は、レジスタ部１１への書き込みとレジスタ部１１
からの読み出しが同時である場合またはオーバーラップ
するパイプライン構成の場合に必要なハードウエアであ
り、レジスタ部１１への書き込み後にレジスタ部１１か
らの読み出しを行うようなパイプライン構成の場合には
必要でない。ただしこの場合には、パイプラインラッチ
部１４の第２の転送手段３５に、第１の転送手段３３と
同様にレジスタ部１１への書き込みデータをレジスタ値
の代わりに転送する機能を備える必要がある。
【００２９】図４にはレジスタ部１１のデータ部の回路
構成が示される。図示のデータ部は、３２ビット分のレ
ジスタＲ＃＃／００〜Ｒ＃＃／３１を１６個（＃＃＝０
０〜１５）備えた回路構成と、命令デコーダ２６から供
給される各種制御信号（後述）に基づいて各レジスタを
選択するためのナンドゲートＧ０１／００〜Ｇ０１／１
５，Ｇ１１／００〜Ｇ１１／１５，Ｇ２１／００〜Ｇ２
１／１５および入力反転型インバータＧ０２／００〜Ｇ
０２／１５，Ｇ１２／００〜Ｇ１２／１５，Ｇ２２／０
０〜Ｇ２２／１５とを有している。
【００３０】Ｒ１ＳＥＬ００〜Ｒ１ＳＥＬ１５は、それ
ぞれ、実効アドレス計算ステージにおいて実効アドレス
計算を行うためのレジスタ読み出しを行うレジスタ番号
を指定する制御信号を示す。例えば制御信号Ｒ１ＳＥＬ
００がアサートされた場合には、ナンドゲートＧ１１／
００およびインバータＧ１２／００を通して１個の３２
ビット分のレジスタＲ００／００〜Ｒ００／３１が選択
され、該レジスタのデータが読み出され、読み出しデー
タ線Ｒ１／００〜Ｒ１／３１にそれぞれ出力される。
【００３１】また、Ｒ２ＳＥＬ００〜Ｒ２ＳＥＬ１５
は、それぞれ、演算ステージにおいて演算処理を行うた
めのレジスタ読み出しを行うレジスタ番号を指定する制
御信号を示す。例えば制御信号Ｒ２ＳＥＬ００がアサー
トされた場合には、ナンドゲートＧ２１／００およびイ
ンバータＧ２２／００を通して１個の３２ビット分のレ
ジスタＲ００／００〜Ｒ００／３１が選択され、該レジ
スタのデータが読み出され、読み出しデータ線Ｒ２／０
０〜Ｒ２／３１にそれぞれ出力される。
【００３２】また、ＷＳＥＬ００〜ＷＳＥＬ１５は、オ
ペランド書き込みステージにおいて演算処理結果をレジ
スタに書き込むためのレジスタ番号を指定する制御信号
を示す。例えば制御信号ＷＳＥＬ００がアサートされた
場合には、ナンドゲートＧ０１／００およびインバータ
Ｇ０２／００を通して１個の３２ビット分のレジスタＲ
００／００〜Ｒ００／３１が選択され、書き込みデータ
線ＷＰ／００〜ＷＰ／３１およびＷＮ／００〜ＷＮ／３
１から当該レジスタにデータの書き込みが行われる。
【００３３】図５にはレジスタ部１１の入出力部および
バイパス部２３の回路構成が示される。レジスタ部１１
の入出力部は、全体として、命令デコーダ２６から供給
される各種制御信号（後述）に基づいて、上記データ部
から読み出しデータ線Ｒ１／００〜Ｒ１／３１およびＲ
２／００〜Ｒ２／３１を介して読み出されたデータをバ
スＡＳ００〜ＡＳ３１およびＳＤ００〜ＳＤ３１へ出力
すると共に、バスＲＤ００〜ＲＤ３１からの書き込みデ
ータを書き込みデータ線ＷＰ／００〜ＷＰ／３１および
ＷＮ／００〜ＷＮ／３１へ取り込む機能を有している。
一方、バイパス部２３は全体として、命令デコーダ２６
から供給される各種制御信号（後述）に基づいて、レジ
スタ部１１への書き込みとレジスタ部１１からの読み出
しの対象となるレジスタの指定が同じ場合に、バスＲＤ
００〜ＲＤ３１から当該レジスタへの書き込みデータを
直接読み出しデータとしてバスＡＳ００〜ＡＳ３１およ
びＳＤ００〜ＳＤ３１へ出力する機能を有している。
【００３４】具体的には、図示の入出力部は、レジスタ
読み出しデータの出力制御を行うためにナンドゲートＧ
０５，Ｇ０７、入力反転型インバータＧ０６，Ｇ０８、
２入力制御型インバータＮ１／００〜Ｎ１／３１，Ｎ２
／００〜Ｎ２／３１、およびインバータＧ１／００〜Ｇ
１／３１，Ｇ２／００〜Ｇ２／３１を有し、レジスタ書
き込みデータの入力制御を行うためにナンドゲートＧ０
９、入力反転型インバータＧ１０，Ｇ４／００〜Ｇ４／
３１，Ｇ５／００〜Ｇ５／３１、インバータＧ３／００
〜Ｇ３／３１，Ｇ６／００〜Ｇ６／３１、およびＮチャ
ネルトランジスタＱ３／００〜Ｑ３／３１，Ｑ４／００
〜Ｑ４／３１を有し、レジスタ読み出しデータの有効／
無効を制御するためにインバータＧ１１、およびＰチャ
ネルトランジスタＱ１／００〜Ｑ１／３１，Ｑ２／００
〜Ｑ２／３１を有している。
【００３５】一方、図示のバイパス部は、書き込みデー
タを読み出しデータとしてバイパス制御するためにナン
ドゲートＧ０１，Ｇ０３、入力反転型インバータＧ０
２，Ｇ０４、および２入力制御型インバータＮ３／００
〜Ｎ３／３１，Ｎ４／００〜Ｎ４／３１を有している。
なお、図６に２入力制御型インバータＮ＃／００〜Ｎ＃
／３１（＃＝１〜４）の回路構成が示される。図示の回
路は、電源ラインＶccおよびＶssの間に直列に接続され
たＰチャネルトランジスタＱＰ２，ＱＰ１およびＮチャ
ネルトランジスタＱＮ１，ＱＮ２から構成されており、
ＰチャネルトランジスタＱＰ２とＮチャネルトランジス
タＱＮ２がそれぞれの制御入力に応答してオンオフする
ことにより、データ入力がＣＭＯＳインバータ（ＱＰ
１，ＱＮ１）を介して出力されるようになっている。
【００３６】図５において、ＲＧＡＳＯＥＮは、実効ア
ドレス計算ステージにおいて実効アドレス計算を行うた
めのレジスタ読み出しデータをバスＡＳ００〜ＡＳ３１
に出力することを制御する制御信号を示す。この制御信
号ＲＧＡＳＯＥＮがアサートされた場合には、ナンドゲ
ートＧ０５およびインバータＧ０６を通して２入力制御
型インバータＮ１／００〜Ｎ１／３１がイネーブル状態
となり、読み出しデータ線Ｒ１／００〜Ｒ１／３１上の
データがバスＡＳ００〜ＡＳ３１にそれぞれ出力され
る。
【００３７】また、ＲＧＳＤＯＥＮは、演算ステージに
おいて演算処理を行うためのレジスタ読み出しデータを
バスＳＤ００〜ＳＤ３１に出力することを制御する制御
信号を示す。この制御信号ＲＧＳＤＯＥＮがアサートさ
れた場合には、ナンドゲートＧ０７およびインバータＧ
０８を通して２入力制御型インバータＮ２／００〜Ｎ２
／３１がイネーブル状態となり、読み出しデータ線Ｒ２
／００〜Ｒ２／３１上のデータがバスＳＤ００〜ＳＤ３
１にそれぞれ出力される。
【００３８】また、ＲＧＷＲＥＮは、オペランド書き込
みステージにおいて演算処理結果をレジスタに書き込む
ためにバスＲＤ００〜ＲＤ３１上の書き込みデータを書
き込みデータ線ＷＰ／００〜ＷＰ／３１およびＷＮ／０
０〜ＷＮ／３１に出力することを制御する制御信号を示
す。この制御信号ＲＧＷＲＥＮがアサートされた場合に
は、ナンドゲートＧ０９およびインバータＧ１０を通し
てＮチャネルトランジスタＱ３／００〜Ｑ３／３１およ
びＱ４／００〜Ｑ４／３１がオンとなり、バスＲＤ００
〜ＲＤ３１上のデータが書き込みデータ線ＷＰ／００〜
ＷＰ／３１およびＷＮ／００〜ＷＮ／３１に出力され
る。
【００３９】また、ＲＤＡＳＯＥＮは、実効アドレス計
算ステージにおいて実効アドレス計算を行うためのデー
タをバスＲＤ００〜ＲＤ３１からバイパスさせてバスＡ
Ｓ００〜ＡＳ３１に供給することを制御する制御信号を
示す。この制御信号ＲＤＡＳＯＥＮがアサートされた場
合には、ナンドゲートＧ０１およびインバータＧ０２を
通して２入力制御型インバータＮ３／００〜Ｎ３／３１
がイネーブル状態となり、バスＲＤ００〜ＲＤ３１上の
データがバスＡＳ００〜ＡＳ３１にそれぞれ出力され
る。
【００４０】また、ＲＤＳＤＯＥＮは、演算ステージに
おいて演算処理を行うためのデータをバスＲＤ００〜Ｒ
Ｄ３１からバイパスさせてバスＳＤ００〜ＳＤ３１に供
給することを制御する制御信号を示す。この制御信号Ｒ
ＤＳＤＯＥＮがアサートされた場合には、ナンドゲート
Ｇ０３およびインバータＧ０４を通して２入力制御型イ
ンバータＮ４／００〜Ｎ４／３１がイネーブル状態とな
り、バスＲＤ００〜ＲＤ３１上のデータがバスＳＤ００
〜ＳＤ３１にそれぞれ出力される。
【００４１】図７には演算部１３の回路構成が示され
る。図中、ＳＳＬＴ／００〜ＳＳＬＴ／３１は、演算ス
テージにおいてバスＳＳ００〜ＳＳ３１上のデータをそ
れぞれ受け取り、ＡＬＵ部に演算用のデータとしてそれ
ぞれ供給するラッチを示す。命令デコーダ２６から供給
される制御信号ＡＬＵＳＳＩＮがアサートされた場合に
は、ナンドゲートＧ１およびインバータＧ２を通して各
ラッチＳＳＬＴ／００〜ＳＳＬＴ／３１がイネーブル状
態となり、バスＳＳ００〜ＳＳ３１上のデータがそれぞ
れＡＬＵ部に入力される。
【００４２】また、ＳＤＬＴ／００〜ＳＤＬＴ／３１
は、演算ステージにおいてバスＳＤ００〜ＳＤ３１上の
データをそれぞれ受け取り、ＡＬＵ部に演算用のデータ
としてそれぞれ供給するラッチを示す。同様に命令デコ
ーダ２６から供給される制御信号ＡＬＵＳＤＩＮがアサ
ートされた場合には、ナンドゲートＧ３およびインバー
タＧ４を通して各ラッチＳＤＬＴ／００〜ＳＤＬＴ／３
１がイネーブル状態となり、バスＳＤ００〜ＳＤ３１上
のデータがそれぞれＡＬＵ部に入力される。
【００４３】また、Ｎ００〜Ｎ３１は、オペランド書き
込みステージにおいてＡＬＵ部から演算結果をそれぞれ
受け取り、バスＲＤ００〜ＲＤ３１に出力する２入力制
御型インバータを示す。同様に命令デコーダ２６から供
給される制御信号ＡＬＵＯＵＴＥＮがアサートされた場
合には、ナンドゲートＧ５およびインバータＧ６を通し
て各インバータＮ００〜Ｎ３１がイネーブル状態とな
り、バスＲＤ００〜ＲＤ３１にデータが出力される。な
お、２入力制御型インバータＮ００〜Ｎ３１の回路構成
は図６に示されるものと同じである。図８には命令デコ
ーダ２６の実効アドレス指示部の回路構成が示される。
【００４４】図示の回路は全体として、７ビットの命令
コード（オペコード）ＩＲ６〜ＩＲ０と、デコーダ内部
で生成された命令デコード有効を指示する制御信号ＩＤ
ＣＥＮと、同じくデコーダ内部で生成された実効アドレ
ス指定有効を指示する制御信号ＥＡＦＥＮとに応答し
て、レジスタ部のデータをパイプラインラッチ部１４ま
たは実効アドレス計算部１２のいずれに供給するかを指
示する制御信号（パイプラインラッチ有効を指示する制
御信号ＰＬＬＴＥＮおよび実効アドレス計算有効を指示
する制御信号ＥＡＣＬＥＮ）を出力する。
【００４５】具体的には、図示の実効アドレス指示部
は、命令コードＩＲ６およびＩＲ５に応答する入力反転
型アンドゲートＬＧ１と、命令コードＩＲ４，ＩＲ１お
よびＩＲ０に応答する入力反転型アンドゲートＬＧ２
と、該アンドゲートＬＧ２の出力と命令コードＩＲ３お
よびＩＲ２に応答するアンドゲートＬＧ３と、該アンド
ゲートＬＧ３の出力および命令コードＩＲ４に応答する
オアゲートＬＧ４と、該オアゲートＬＧ４の出力および
アンドゲートＬＧ１の出力に応答するナンドゲートＬＧ
５と、該ナンドゲートＬＧ５の出力に応答する入力反転
型インバータＬＧ６と、該インバータＬＧ６の出力と制
御信号ＩＤＣＥＮおよびＥＡＦＥＮに応答するナンドゲ
ートＬＧ７と、ナンドゲートＬＧ５の出力と制御信号Ｉ
ＤＣＥＮおよびＥＡＦＥＮに応答するナンドゲートＬＧ
８と、ナンドゲートＬＧ７の出力に応答して制御信号Ｐ
ＬＬＴＥＮを生成する入力反転型インバータＬＧ９と、
ナンドゲートＬＧ８の出力に応答して制御信号ＥＡＣＬ
ＥＮを生成する入力反転型インバータＬＧ１０とを有し
ている。
【００４６】参考として図９には図８の回路の動作形態
の一例が示される。図１０には本実施例のプロセッサに
より行われるパイプライン処理の一例が時系列的に示さ
れる。図中、〜は処理されるべき命令、ＤＣは命令
デコードステージで命令実行が行われている状態、ＡＣ
は実効アドレス計算ステージで命令実行が行われている
状態、ＯＦはオペランド読み出しステージで命令実行が
行われている状態、ＥＸは演算ステージで命令実行が行
われている状態、そして、ＯＷはオペランド書き込みス
テージで命令実行が行われている状態を示す。
【００４７】また、ｔ１，ｔ２，………は命令デコーダ
２６から供給されるクロックφＡ，φＢによって規定さ
れるタイムスロット（サイクル）を示し、このサイクル
に同期して本実施例のパイプライン処理が行われる。例
えば第１サイクルｔ１では、の命令は命令デコードス
テージ（ＤＣ）で処理されていることになる。また、各
バスＡＳＢ，ＳＳＢ，ＳＤＢおよびＲＤＢに関しては、
どの命令が各バスを使用しているかを示している。例え
ば第４サイクルｔ４では、バスＳＤＢはの命令が使用
していることになる。
【００４８】以上説明したように本実施例の構成によれ
ば、実効アドレス計算ステージにおいて演算ステージの
ためのレジスタ読み出しを行い、該レジスタ読み出しさ
れたデータを命令実行が進む毎に実効アドレス計算ステ
ージラッチ３２からオペランド読み出しステージラッチ
３４を介して演算ステージラッチ３６へ転送し、命令実
行が演算ステージに進んだ時に演算ステージラッチ３６
から当該レジスタ値を演算用のデータとして取り出すよ
うにしている。
【００４９】つまり、実効アドレス計算ステージで読み
出したレジスタ値をパイプラインラッチ部１４において
演算ステージで必要になるタイミングまで保持してお
き、この保持されたレジスタ値をオペランドデータとし
て演算部１３に供給するようにしている。従って、パイ
プライン処理の性能を低下させることなく、レジスタ部
１１の読み出しポートの数を従来形（図１１参照）に比
して削減し、レジスタ部の回路規模を縮小することがで
きる。また、レジスタ部１１の回路規模が小さくなれ
ば、従来形に見られたような配線長に起因する不都合、
つまり信号伝播遅延が大きくなって高速化が損なわれる
といった問題、を解消することもできる。
【００５０】
【発明の効果】以上説明したように本発明によれば、パ
イプライン処理の性能を低下させることなく、レジスタ
のアクセスポート数を削減することができる。これは、
レジスタ部の回路規模ひいてはチップ面積の縮小化に寄
与し、併せてパイプライン処理の性能向上に大いに寄与
する。
【図面の簡単な説明】
【図１】本発明に係るパイプライン処理を用いたプロセ
ッサの原理構成図である。
【図２】本発明の一実施例としてのパイプライン処理を
用いたプロセッサの全体構成を示すブロック図である。
【図３】図２におけるパイプラインラッチ部の構成を示
すブロック図である。
【図４】図２におけるレジスタ部のデータ部の一構成例
を示す回路図である。
【図５】図２におけるレジスタ部の入出力部およびバイ
パス部の一構成例を示す回路図である。
【図６】図５における２入力制御型インバータの構成を
示す回路図である。
【図７】図２における演算部（ＡＬＵ）の一構成例を示
す回路図である。
【図８】図２における命令デコーダの実効アドレス指示
部の一構成例を示す回路図である。
【図９】図８の回路の動作説明図である。
【図１０】図２のプロセッサによるパイプライン処理の
一例を示す動作タイミング図である。
【図１１】従来形の一例としてのパイプライン処理を用
いたプロセッサの構成を示す図である。
【符号の説明】
１１…レジスタ部 １２…実効アドレス計算部 １３…演算部 １４…パイプラインラッチ部 ３１…入力セレクタ ３２…実効アドレス計算ステージラッチ ３３…第１の転送手段 ３４…オペランド読み出しステージラッチ ３５…第２の転送手段 ３６…演算ステージラッチ ３７…出力手段
フロントページの続き (56)参考文献 特開 昭64−53235（ＪＰ，Ａ) 特開 昭64−88845（ＪＰ，Ａ) 特開 平１−288924（ＪＰ，Ａ) 特開 昭59−177655（ＪＰ，Ａ) 特開 昭50−38433（ＪＰ，Ａ) 特開 平５−143328（ＪＰ，Ａ) 特開 平５−165639（ＪＰ，Ａ) 特開 平５−313854（ＪＰ，Ａ) 米国特許5465334（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/38

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 少なくとも実効アドレス計算ステージと
    演算ステージを有するパイプライン処理を用いて命令実
    行を行うプロセッサであって、オペランドデータを一時
    保持するためのレジスタ部（１１）と、前記実効アドレ
    ス計算ステージと演算ステージの間の各パイプラインス
    テージ毎に前記レジスタ部から読み出したデータをそれ
    ぞれ保持するラッチを有するパイプラインラッチ部（１
    ４）と、前記実効アドレス計算ステージにおいて前記レ
    ジスタ部から読み出したデータと命令コード中から抽出
    したディスプレイスメントを加算して実効アドレスを計
    算する実効アドレス計算部（１２）と、前記演算ステー
    ジにおいて前記レジスタ部から読み出したデータと前記
    パイプラインラッチ部における対応するラッチからのデ
    ータを演算用のデータとして取り込み、この演算結果を
    該レジスタ部に出力する演算部（１３）とを具備し、前
    記パイプラインラッチ部は、前記実効アドレス計算ステ
    ージにおいて前記レジスタ部から読み出された結果を前
    記演算ステージで必要になるタイミングまで保持し、こ
    の保持された結果を前記演算部にオペランドデータとし
    て供給することを特徴とするパイプライン処理を用いた
    プロセッサ。
  2. 【請求項２】 前記パイプラインラッチ部（１４）は、
    前記実効アドレス計算ステージで前記レジスタ部から読
    み出されたレジスタ値を取り込む手段（３１）と、命令
    実行が次のパイプラインステージに進む毎に該レジスタ
    値を当該パイプラインステージに対応するラッチへ転送
    する転送手段（３３，３５）と、実効アドレス指定がレ
    ジスタ直接指定を指示している場合には命令実行が前記
    演算ステージに進んだ時に該演算ステージに対応するラ
    ッチから前記レジスタ値をオペランドデータとして出力
    する手段（３７）と、を具備することを特徴とする請求
    項１に記載のプロセッサ。
  3. 【請求項３】 前記実効アドレス計算ステージと演算ス
    テージの間のパイプラインステージとしてオペランド読
    み出しステージを有する場合に、前記転送手段は、命令
    実行によりレジスタ書き込みが行われたレジスタに対応
    するレジスタ値を前記実効アドレス計算ステージに対応
    するラッチ（３２）が保持している場合には、該ラッチ
    のデータの代わりに該レジスタ書き込みのデータを前記
    オペランド読み出しステージに対応するラッチ（３４）
    へ転送する第１の転送手段（３３）を有することを特徴
    とする請求項２に記載のプロセッサ。
  4. 【請求項４】 前記第１の転送手段は、実効アドレス計
    算の結果をレジスタまたはメモリへ転送する命令の場合
    には、前記レジスタ値の代わりに該実効アドレス計算の
    結果を前記オペランド読み出しステージに対応するラッ
    チへ転送することを特徴とする請求項３に記載のプロセ
    ッサ。
  5. 【請求項５】 前記実効アドレス計算ステージと演算ス
    テージの間のパイプラインステージとしてオペランド読
    み出しステージを有する場合に、前記転送手段は、命令
    実行によりレジスタ書き込みが行われたレジスタに対応
    するレジスタ値を前記オペランド読み出しステージに対
    応するラッチ（３４）が保持している場合には、該ラッ
    チのデータの代わりに該レジスタ書き込みのデータを前
    記演算ステージに対応するラッチ（３６）へ転送する第
    ２の転送手段（３５）を有することを特徴とする請求項
    ２に記載のプロセッサ。
  6. 【請求項６】 前記パイプラインラッチ部における前記
    実効アドレス計算ステージに対応するラッチ（３２）
    は、命令実行によりレジスタ書き込みが行われたレジス
    タに対応するレジスタ値を取り込む場合には、前記レジ
    スタ値の代わりに該レジスタ書き込みのデータを入力す
    ることを特徴とする請求項２に記載のプロセッサ。
  7. 【請求項７】 前記パイプラインラッチ部における前記
    実効アドレス計算ステージに対応するラッチ（３２）
    は、実効アドレス指定がイミディエート値指定を指示し
    ている場合には、前記レジスタ値の代わりにイミディエ
    ート値を入力することを特徴とする請求項２に記載のプ
    ロセッサ。
  8. 【請求項８】 １チップの形態で構成されることを特徴
    とする請求項１に記載のプロセッサ。
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