JPH06149545A - Cpuと乗算器とを有する半導体集積回路 - Google Patents
Cpuと乗算器とを有する半導体集積回路Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 230000004044 response Effects 0.000 claims description 3
- 238000013461 design Methods 0.000 abstract description 8
- 238000012545 processing Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- 101100427548 Arabidopsis thaliana ULT1 gene Proteins 0.000 description 1
- 101100427549 Arabidopsis thaliana ULT2 gene Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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- G06F15/00—Digital computers in general; Data processing equipment in general
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- G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
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- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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Abstract
であるとともに、メモリと乗算器との間でデータを直接
転送可能な半導体集積回路を提供する。 【構成】 CPU1と、バス5,4と、CPU1により
アクセスされるメモリ3と、乗算器2と、CPU1から
バス4を介してメモリ3を読み出す間に、該読み出しデ
ータに関する乗算命令のコマンドをCPU1から乗算器
2へ転送するコマンド信号線6とを具備する。 【効果】 CPU1と乗算器2は別のモジュール構成と
なっているので、乗算器2の性能変更に際してCPU1
は無関係となり、設計変更レイアウトが容易となる。C
PU1からメモリ3を読み出す間に、読み出しデータに
関する乗算命令のコマンドをCPU1から乗算器2へ転
送するので、メモリ3と乗算器2との間でデータを直接
転送することが可能となる。
Description
とメモリとを有するロジックLSIに係り、特に高速信
号処理を必要とするシングルチップマイクロコンピュー
タに関する。
行する論理演算回路(ALU)を含むシングルチップマ
イクロコンピュータのチップ内に高速信号処理が可能な
乗算器を取リ込むことが、本発明に先立って本発明者等
によって検討された。
すものである。図3に示すように、マイクロコンピュー
タは、中央処理装置(CPU)1と、メモリ3と、デー
タバス4と、アドレスバス5とにより構成され、アドレ
スバス5上のアドレスによってメモリ3から読み出され
た命令は命令レジスタ9に格納された後、制御回路10
に供給され、制御信号12が生成される。CPU1内部
の命令実行部11は、データバス4と接続されたデータ
バッファ13と、アドレスバス5を駆動するアドレスバ
ッファ14と、ALU15と、CPUの内部レジスタ1
6と、CPU内部データバス17〜19とから構成さ
れ、特に乗算器22は、CPU1の命令実行部11内部
に形成され、命令実行11内部のバス17、18、19
に接続される構成となっている。メモリ3上のデータは
データバス4を介してCPU1に取り込まれ、命令実行
部11で演算処理される。図4は、他の例によるチップ
の構成を示すもので、乗算器23はデータバス4とアド
レスバス5とに接続されることによってCPU1からア
クセス制御可能なアドレスマップ上に配置された構成と
なっている。メモリ3上のデータを乗算する場合は、デ
ータバス4を介して1度そのデータをCPU1内部に取
り込み、アドレスマップされた乗算器23に対して書き
込みを行うことで演算を起動させる。乗算器23の演算
結果をメモリ3上に格納する場合も、1度CPU1内に
データを取り込んでからメモリ3に対する書き込みを行
う。
くり返し演算を行う構成とすることにより、面積と処理
時間のトレードオフを行うことができる。そのため、必
要性能を満たす最小面積の乗算器を選択することが可能
となる。ところが図3に示した例では、一般にはマクロ
セルでレイアウトされる命令実行部11内部に乗算器2
2が組み込まれているため、乗算器の性能変更に際して
の設計変更レイアウトが困難であり、この点が配慮され
ていなかった。一方、図4に示した例では、CPU1と
乗算器23とが別モジュール構成になっているため、変
更レイアウトは容易な構成となっている。しかし、メモ
リ3と乗算器23との間のデータ転送を直接行えず、1
度CPU1の内部にデータを取り込む処理が必要である
ため、高速化への配慮が弱かった。従って、本発明の目
的とするところは、乗算器の目標性能に合致した設計変
更が容易であるとともに、メモリと乗算器との間でデー
タを直接転送可能な半導体集積回路を提供することにあ
る。
本発明の代表的な実施形態による半導体集積回路は、C
PU(1)と、該CPU(1)からのアドレスとデータ
とが伝達されるバス(5,4)と、該バス(5,4)に
接続され上記CPU(1)からのアドレスによりアクセ
スされるメモリ(3)と、上記バス(4)を介して上記
CPU(1)に接続された乗算器(2)と、上記CPU
(1)から上記バス(5)にアクセスアドレスを出力す
ることにより上記バス(4)を介して上記メモリ(3)
から読み出す間に、該読み出しデータに関する乗算命令
のコマンドを上記CPU(1)から上記乗算器(2)へ
転送するコマンド信号線(6)とをチップ上に具備する
ことを特徴とする。
と、チップサイズは低減でき、低価格となるものの、処
理能力の低下を考慮して、ひとつの乗算命令を乗算器
(2)での繰返し演算により実行することが必要とな
る。従って、乗算器(2)が乗算命令の繰返し演算を実
行中には、CPU(1)から次の乗算命令の演算を開始
できない。従って、かかる繰返し演算を考慮して、本発
明の好適な実施形態による半導体集積回路は、上記乗算
器(2)が上記乗算命令の繰返し演算を実行しているこ
とを示す状態信号(8)を上記乗算器(2)が出力し、
該状態信号(8)に応答して上記CPU(1)から上記
コマンド信号線(6)への次コマンド発行のバスサイク
ルを延長するバスサイクル制御回路(20)を具備する
ことを特徴とする。
(1)と乗算器(2)とはバス(4)を介して接続され
た別のモジュール構成となっているので、乗算器(2)
の性能変更に際して、CPU(1)は無関係となり、設
計変更レイアウトが容易となる。また、CPU(1)か
らバス(5)にアクセスアドレスを出力することにより
バス(4)を介してメモリ(3)から読み出す間に、読
み出しデータに関する乗算命令のコマンドをCPU
(1)から乗算器(2)へ転送するコマンド信号線
(6)とをチップ上に具備しているので、メモリ(3)
と乗算器(2)との間でデータを直接転送することが可
能となる。
(2)による乗算命令の繰返し演算の実行中であること
を状態信号(8)が示す場合には、バスサイクル制御回
路(20)はCPU(1)からコマンド信号線(6)へ
の次コマンド発行のバスサイクルを延長するので、現コ
マンドの命令実行が完了する前に次コマンド発行のバス
サイクルが終了するとともに次コマンドの命令実行が開
始すると言う誤動作の問題を回避することができる。本
発明のその他の目的と特徴は、以下の実施例から明らか
となろう。
内蔵したシングルチップマイクロコンピュータのチップ
の内部ブロック図である。プロセッサのCPU1は、デ
ータバス4を介して、乗算器2と、メモリ3と、タイマ
やシリアルコミュニケーションインタフェース等の周辺
回路21とにチップ上で接続され、CPU1から出力さ
れアドレスバス5に伝えられるアドレスによってメモリ
3と周辺回路21とはアクセスされる。CPU1は、デ
ータバス4を介してメモリ3などから読み出した命令コ
ードを一時的に格納しておく命令レジスタ9と、読み出
した命令コードをデコードして命令実行部11等の制御
信号12を生成する制御回路10と、演算処理を実行す
る命令実行部11とから構成されている。命令実行部1
1の内部では、アドレスバッファ14、ALU15、内
部レジスタ16、データの入出力バッファ13等が内部
データバス17、18、19に接続されている。CPU
1は、メモリ3に格納されている命令コードをデータバ
ス4を介して読み出し、命令レジスタ9に取り込む。取
り込まれた命令は制御回路10でデコードされ、CPU
内部の制御信号12を出力する。この制御信号12によ
って命令実行部11は制御され、所望の演算が実行され
る。また、本実施例では、乗算器2が、データバス4
と、コマンド制御信号線6と、ウェイト信号線7とを介
してCPU1に接続され、この乗算器2に内部状態信号
線8を介してバスサイクル制御回路20が接続されてい
る。乗算器2にはCPU1の制御回路11からのコマン
ド制御信号6が入力され、乗算器2の内部状態は信号線
8を介してバスサイクル制御回路20に伝えられ、この
内部状態信号8とコマンド制御信号6によって乗算器2
の演算処理中に次の演算起動指令6が発行された場合に
は、バスサイクルをウェイトさせるウェイト信号7が生
成される。このウェイト信号7は、CPU1の制御回路
11に入力される。
明する。
内部レジスタ16に格納されたデータに対して演算を実
行する場合と、メモリ3に格納されたデータに対した演
算を実行する場合がある。まず命令レジスタ9に取り込
まれた命令が、内部レジスタ16に格納されたデータに
対して演算を行なう命令の場合の処理フローについて説
明する。この乗算命令は制御回路10においたデコード
され、命令実行部11に対しては、レジスタ16の内容
を入出力バッファ13を介してデータバス4に出力する
ように制御を行う。この処理は、データバス4側の制御
はメモリに対するライトオペレーションと同様である
が、アドレス5は出力せず、メモリ3等に対するアクセ
スは行われないようにする。これと同時にCPU1の制
御回路10は、乗算器2に対してデータバス4上のデー
タを取り込み乗算処理を起動させるコマンド6を発行す
る。これにより乗算器2は、レジスタ16内のデータを
データバス4を介して取り込み乗算処理を開始する。次
に、メモリ3上のデータに対して乗算を実行する命令が
命令レジスタ9にセットされた場合について説明する。
制御回路10はこの命令コードをデコードして、乗算す
べきデータのあるメモリ3のアドレスを生成し、このメ
モリアドレスをアドレスバッファ14を介してアドレス
バス5へ出力するような制御を行いメモリ3等に対しデ
ータ読み出しアクセスを行なう。これと同時に、乗算器
2に対しては、内部レジスタ16に格納されたデータに
対し乗算を行うように指令したコマンドと同様のコマン
ドを発行する。メモリ3はCPU1から出力されたアド
レス5に対応するデータをデータバス4に出力する。乗
算器2はこのデータを取り込み、乗算処理を開始する。
一方、乗算器2で処理された演算結果は、CPU1の内
部レジスタ16あるいはメモリ3に書き戻される。この
処理も、乗算の起動処理と同様にデータバス4を介して
データ転送を行うことにより実行することができる。
ャートを示す。このタイミングチャートでは、図1に示
した乗算器は、1つの乗算処理を3サイクル分のくり返
し演算で実行する場合を示している。命令レジスタ9に
セットされた命令がメモリ3上のデータに対して乗算を
実行する命令の場合は、乗算すべきデータのあるアドレ
ス1がアドレスバッファ14からアドレスバス5に出力
されることにより、これに対応した乗算すべきデータで
あるデータ1がメモリ3から読み出されデータバス4に
出力される。一方、命令レジスタ9にセットされた命令
がレジスタ16に格納されたデータに対して乗算を実行
する命令の場合には、アドレス1はアドレスバス5に出
力されないが、メモリ上のデータに対して乗算を実行す
る場合と同じタイミングで乗算すべき命令実行部11の
内部レジスタ16の内容が、データ1としてデータバス
4に出力される。乗算すべきデータのデータバス4への
出力に同期してCPU1から出力される乗算器2へのコ
マンド信号6の内容であるMULT1命令により、乗算
器2は乗算器内部のレジスタにデータ1の値を格納す
る。ここでは、MULT1命令は乗算データの転送命令
としているため、乗算動作は未だ起動されていない。命
令レジスタ9にセットされたCPU1に対する次の命令
に応答して、アドレス1とデータ1と同様に、アドレス
2がアドレスバス5に、データ2がデータバス4にそれ
ぞれ出力され、これと同期してCPU1から乗算器への
コマンド信号6の内容であるMULT2が出力される。
MULT2命令はMULT1命令と同じくデータバス4
上のデータ値2を乗算器内に取り込む命令であると同時
に、このデータ値2とMULT1命令で取り込んだデー
タ値1との乗算を、データ2を取り込んだ次のバスサイ
クルから乗算器2で開始する命令である。開始された命
令による乗算器2の動作状態は、内部状態信号8により
バスサイクル制御回路20に反映される。尚、本実施例
では、開始された乗算命令は、乗算器2での3回の繰返
し演算の実行により完了される。2回目のMULT1命
令でデータ値3が取り込まれる場合は、2回目のMUL
T1命令によるデータ値3の乗算は乗算器2で開始され
ていないので、バスサイクルを延長する信号7は出力さ
れない。すなわち、データ値1とデータ値2とを使用す
る1回目のMULT2命令の乗算処理の実行中に、次の
乗算処理のためのアドレス3、データ3および2回目の
MULT1命令が発行されても、この2回目のMULT
1命令は乗算の開始命令ではないので、この2回目のM
ULT1命令を実行してデータ3の値を乗算器2内のレ
ジスタに取り込んでも誤動作は起きない。しかし乗算処
理の起動命令である2回目のMULT2が発行された場
合、乗算器2は1回目のMULT2命令によるデータ値
1とデータ値2との2回目の繰返し乗算を実行中であ
り、乗算器2はこの2回目のMULT2命令を次のサイ
クルで実行することができない。従って、この場合にバ
スサイクル制御回路20が、乗算器2の内部状態信号8
とCPUコマンド信号6とから、乗算器2がMULT2
命令を次のサイクルで実行出来ない状態であることを判
断し、バスサイクル延長信号7を出力し、乗算器2がM
ULT2命令を実行可能な状態になるまでバスサイクル
を延長する。すなわち、この場合にCPU1は2サイク
ルの間に、同一のアドレス4と同一のデータ4とをアド
レスバス5とデータバス4との出力する。また上述のよ
うに、乗算器2が乗算処理を完了させるのに必要なくり
返し演算サイクル数が3回であるため、くり返し演算の
2サイクル目が終了した時点で、メモリアクセス延長信
号7の出力を終了すれば、3サイクル目のくり返し処理
が終了した次のサイクルから、データ値3とデータ値4
とを使用した乗算動作に入ることが可能となる。またア
ドレス4、データ4に対するメモリサイクルが実行され
たので、CPU1は次のアドレス5とデータ5と3回目
のMULTI命令の出力を開始することができるように
なる。
が、本発明はこの実施例に限定されるものではなく、そ
の技術思想の範囲内で種々の変形が可能であることは言
うまでもない。例えば、データバス4とアドレスバス5
とは分離された実施例を説明したが、共通バスにアドレ
スとデータとを時分割で転送する方式にも適用できるこ
とは言うまでもない。また本実施例では、乗算器で1つ
の処理を実行するのに必要としたサイクル数は3であっ
たがこのサイクル数が変わっても同様の制御を行なうこ
とができるのは明らかである。本発明は、顧客の目標性
能を最大に発揮するために、乗算器と周辺回路等とを最
適に設計するASIC(Application Specific IC)に採
用されるのに特に好適である。
のモジュール構成とすることができるので、目標性能に
合わせた乗算器を容易に組み合わせて使うことができ
る。そのため目標性能に併せてチップサイズを最小化す
ることが可能となる。さらに乗算器との間のデータ転送
を直接行えるため、無駄なバスサイクルを必要としない
ため、高速化の効果がある。
ルチップマイクロコンピュータの内部ブロック図であ
る。
ュータの動作を説明するためのタイミングチャートであ
る。
たシングルチップマイクロコンピュータの内部ブロック
図の一例である。
たシングルチップマイクロコンピュータの内部ブロック
図の他の一例である。
2…乗算器、3…シングルチップマイクロコンピュータ
内のメモリ、4…チップ内データバス、5…チップ内ア
ドレスバス、6…CPUからの乗算器に対するコマンド
制御信号、7…乗算器からのメモリサイクル延長信号、
8…乗算器の内部動作状態信号、9…CPUの動作命令
を一時格納しておく命令レジスタ、10…CPU内の命
令実行部の制御信号を生成する制御回路、11…CPU
内の命令実行部、12…命令実行部の制御信号、13…
データバスを駆動するデータバッファ、14…アドレス
バスを駆動するアドレスバッファ、15…数理演算実行
回路、16…CPU内部レジスタ、17…CPU内部デ
ータバス、18…CPU内部データバス、19…CPU
内部データバス、20…メモリサイクル延長信号を生成
する回路、21…シングルチップマイクロコンピュータ
に搭載される周辺モジュール、22…CPU命令実行内
に取り込まれた従来の乗算器、23…アドレスマッピン
グされた従来の乗算器。
Claims (2)
- 【請求項1】CPUと、 該CPUからのアドレスとデータとが伝達されるバス
と、 該バスに接続され上記CPUからのアドレスによりアク
セスされるメモリと、 上記バスを介して上記CPUに接続された乗算器と、 上記CPUから上記バスにアクセスアドレスを出力する
ことにより上記バスを介して上記メモリから読み出す間
に、該読み出しデータに関する乗算命令のコマンドを上
記CPUから上記乗算器へ転送するコマンド信号線とを
チップ上に具備することを特徴とする半導体集積回路。 - 【請求項2】上記乗算器が上記乗算命令の繰返し演算を
実行していることを示す状態信号を上記乗算器が出力
し、 該状態信号に応答して上記CPUから上記コマンド信号
線への次コマンド発行のバスサイクルを延長するバスサ
イクル制御回路を具備することを特徴とする請求項1に
記載の半導体集積回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29677892A JP3231429B2 (ja) | 1992-11-06 | 1992-11-06 | 中央処理装置と乗算器とを有する半導体集積回路装置 |
KR1019930023160A KR100306107B1 (ko) | 1992-11-06 | 1993-11-03 | Cpu와승산기를갖는반도체집적회로 |
US08/555,262 US5832248A (en) | 1992-11-06 | 1995-11-08 | Semiconductor integrated circuit having CPU and multiplier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29677892A JP3231429B2 (ja) | 1992-11-06 | 1992-11-06 | 中央処理装置と乗算器とを有する半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06149545A true JPH06149545A (ja) | 1994-05-27 |
JP3231429B2 JP3231429B2 (ja) | 2001-11-19 |
Family
ID=17838015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29677892A Expired - Lifetime JP3231429B2 (ja) | 1992-11-06 | 1992-11-06 | 中央処理装置と乗算器とを有する半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5832248A (ja) |
JP (1) | JP3231429B2 (ja) |
KR (1) | KR100306107B1 (ja) |
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1995
- 1995-11-08 US US08/555,262 patent/US5832248A/en not_active Expired - Lifetime
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Date | Code | Title | Description |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070914 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080914 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090914 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130914 Year of fee payment: 12 |
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EXPY | Cancellation because of completion of term | ||
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