JP3532026B2 - 演算装置 - Google Patents
演算装置Info
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- JP3532026B2 JP3532026B2 JP05144096A JP5144096A JP3532026B2 JP 3532026 B2 JP3532026 B2 JP 3532026B2 JP 05144096 A JP05144096 A JP 05144096A JP 5144096 A JP5144096 A JP 5144096A JP 3532026 B2 JP3532026 B2 JP 3532026B2
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
Description
部として算術演算、論理演算等を行う演算装置に関し、
より詳細には、多数の演算用レジスタを備えた演算装置
に関する。
たマイクロプロセッサが種々製品化されている。RIS
Cとは、縮小命令セットコンピュータ(Reduced Instruc
tion Set Computer)の略であり、RISCアーキテクチ
ャは、使用頻度の高い基本的かつ単純な命令のみからな
る命令セットを設け、コンパイラ技術によって最適にス
ケジューリングされた命令列を単純なハードウェア構成
の下で高速に実行することにより、コスト・パフォーマ
ンス(性能対価格比)の向上を図ろうというものであ
る。
命令長が固定であり、パイプライン制御が最大限に駆使
されている。また、メモリアクセスに関する命令はロー
ド(LOAD)命令及びストア(STORE) 命令だけであり(ロー
ド/ストア型アーキテクチャ)、演算は全てレジスタ間
で行われるため、多数の演算用レジスタが用意されてい
る。ロード/ストア型アーキテクチャでは命令のレジス
タ指定フィールドに比較的多くのビット数を割り当てる
ことができるため、レジスタ間演算においては、入出力
に係る3個のレジスタをそれぞれ独立に指定する3オペ
ランド方式(3アドレス方式)が採用されることが多
い。さらに、複数個の命令を同時に取り出し並列に実行
する多命令同時発行方式を採用して高度のパイプライン
制御を行うRISCチップも商用化されるようになって
きている。
ロック図であり、図13は、最大3命令同時発行方式に
よる命令フォーマットを例示する図である。図13にお
いて、TYPEフィールド(ビット0〜3)は、後続の
命令形式を指定するものであり、この図では、このTY
PEフィールドに続いて3個のレジスタ間演算OP1、
OP2及びOP3が例示されている。一般に、命令は、
オペレーションコードOPCを指定するフィールドと、
オペランドのアドレスを指定するフィールドとから構成
され、3オペランド方式のレジスタ間演算命令の場合、
アドレスフィールドは、入力オペランドとしての2個の
ソースレジスタ(source register) RS1及びRS2並
びに出力オペランドとしてのデスティネーションレジス
タ(destination register)RDをそれぞれ指定するフィ
ールドから構成されている。なお、図13の命令フォー
マットにおいては、レジスタ数を32個と仮定している
ため、レジスタ番号を指定するために5ビットが割り当
てられている。
ては、レジスタ群の中から命令内のアドレスフィールド
中のRS1及びRS2で指定される2個のレジスタが選
択され、それらの内容が第1の入力オペランド及び第2
の入力オペランドとしてオペレーションコードOPCに
応じた演算器に入力される。その演算器が出力する演算
結果は、アドレスフィールド中のRDで指定される1個
のレジスタへ格納される。このような演算処理は、パイ
プライン制御によって実行される。また、メモリアクセ
スに関しては、メモリからレジスタへデータをロードす
るロード(LOAD)命令及びレジスタからメモリへデータを
格納するストア(STORE) 命令だけが実行可能なように構
成されている。
Cアーキテクチャ、3オペランド方式、多命令同時発行
方式等が採用されるようになった現在においては、演算
装置におけるレジスタの重要性が増している。例えば、
32ビットの演算用レジスタを32個設けるようなこと
が一般的になっている。さらに、将来的には、演算の精
度、機能等の向上(例えば浮動小数点演算の精度の向
上)を図るべく、演算用レジスタが32ビットから64
ビットへと拡張されるとともに、レジスタ数も32個か
ら64個へと拡張されていく傾向にある。
は、レジスタ群から読み出されて操作され、再びレジス
タ群へとループバックして書き込まれる。一般的に、こ
のループに論理回路のクリティカルパス(critical pat
h) が存在し、高速化を図る上でのネックとなっている
が、レジスタ数が増えれば、レジスタの占めるスペース
も増加し、レジスタの選択のためにより多くの時間を要
し、高速化にとってさらに深刻な問題となる。また、レ
ジスタ数の増大は、レジスタを指定するためのビット数
の増加につながるため、命令フォーマットの変更も必要
になる。
(例えば、CMOS)へ実装した場合、レジスタ群は、
論理的に一団となっているため、一定の場所に配置され
ることとなるが、これらはフリップフロップの固まりで
あるため、電力消費が大きく、LSI上の電力消費分布
に偏りが生じ、また、演算器からレジスタへの遅延も大
きくなる。従って、レジスタ数及びレジスタビット数が
増大すれば、この問題はより深刻化する。
用レジスタ数及びそのレジスタビット数が増大した場合
においても、演算処理の高速化、LSI上の電力消費分
布の偏りの解消、及び命令フォーマットの簡素化を図る
ことが可能な演算装置を提供することにある。
レジスタを複数のレジスタ群に分割してそれぞれを入力
オペランド及び出力オペランドに対応させる、という着
想に基づき、上記目的を達成するものであり、本発明に
係る演算装置の基本的構成は、図1のブロック図に示さ
れる。すなわち、本発明に係る演算装置は、複数の演算
用レジスタを備える演算装置において、分割された複数
の演算用レジスタ群1a,1bと、前記複数の演算用レ
ジスタ群1a,1bのうちの一方の演算用レジスタ群に
属するレジスタ内容を入力オペランドとし、かつ、前記
複数の演算用レジスタ群1a,1bのうちの他方の演算
用レジスタ群に属するレジスタ内容を出力オペランドと
して演算を実行する演算器2と、を具備することを特徴
とする。
前記複数の演算用レジスタ群が分散されつつLSIに実
装される。
命令形式指定フィールドにおいて前記演算用レジスタ群
番号を指定し、アドレスフィールドにおいて前記演算用
レジスタ群内レジスタ番号を指定する多命令同時発行方
式命令語により制御されるように構成される。
演算器を複数個具備し、命令形式指定フィールドにおい
て使用されるべき演算器を指定する多命令同時発行方式
命令語により制御されるように構成される。
の実施形態について説明する。
算装置の構成を示すブロック図である。この実施形態に
おいては、多数の演算用レジスタが2個のレジスタ群に
分割され、偶数側レジスタ群10はレジスタR0,R
2,R4,…から構成され、奇数側レジスタ群11はR
1,R3,R5,…から構成されている。メモリアクセ
スについてサポートされる命令は、ロード(LOAD)命令及
びストア(STORE) 命令だけであり、ロード命令によりメ
モリ20からレジスタへのデータのロードが実行され、
ストア命令によりレジスタからメモリ20へのデータの
格納が実行されるように構成されている。
にレジスタ間のみで実行されるが、演算対象となるソー
スレジスタと演算結果が格納されるべきデスティネーシ
ョンレジスタとの関係について新たな制限が設けられ
る。すなわち、ソースレジスタとなる2つのレジスタが
偶数側レジスタ群10から選択される場合には、デステ
ィネーションレジスタは奇数側レジスタ群11から選択
される必要がある。また、その逆に、ソースレジスタと
なる2つのレジスタが奇数側レジスタ群11から選択さ
れる場合には、デスティネーションレジスタは偶数側レ
ジスタ群10から選択される必要がある。
減算用演算器31a及び31b、2個の乗算用演算器3
2a及び32b、並びに1個の除算用演算器33が設け
られている。そして、加減算用演算器31a及び乗算用
演算器32aは、偶数側レジスタ群10から入力し奇数
側レジスタ群11へ出力するものとして設けられてい
る。また、加減算用演算器31b及び乗算用演算器32
bは、奇数側レジスタ群11から入力し偶数側レジスタ
群10へ出力するものとして設けられている。一方、除
算用演算器33は、偶数側レジスタ群10から入力し奇
数側レジスタ群11へ出力することもできるし、奇数側
レジスタ群11から入力し偶数側レジスタ群10へ出力
することもできるように、マルチプレクサ回路を備えて
いる。このように、加減算用演算器及び乗算用演算器を
それぞれ2個設け、除算用演算器を1個にした理由は、
使用頻度、物量等を考慮したためであり、加減算用演算
器及び乗算用演算器を1個とすることも、また、除算用
演算器を2個とすることももちろん可能である。
イン)についての新たな制限を考慮してコンパイラを設
計する必要が生ずるが、従来技術の問題点として指摘し
たデータのループバックがこのような構成とすることで
解消されるため、演算処理の高速化が可能となる。ま
た、例えば図3に示されるように、偶数側レジスタ群1
0と奇数側レジスタ群11とを分散させてLSI3上に
実装することが可能となるため、電力消費分布の偏りを
防止することができる。
奇数側に分割し、それらと入力オペランド及び出力オペ
ランドとの対応をとったことにより、命令フォーマット
を簡素化することができる。例えば、レジスタ数が64
個の場合、レジスタ番号を指定するために、ビット0(M
SB:most significant bit)〜5(LSB:least significant
bit) の6ビットが必要となるが、本発明では、図4
(A)に示されるように、ビット0〜4の5ビットを命
令のアドレスフィールドで指定し、ビット5はTYPE
フィールド(命令形式指定フィールド)にて間接的に指
定されるようにする。
TYPEフィールドに選択ビットを設け、このビットの
値が“0”のときには「奇数側レジスタと奇数側レジス
タとを入力して演算を実行し、演算結果を偶数側レジス
タに格納する命令」である旨が定義され、一方、選択ビ
ットの値が“1”のときには「偶数側レジスタと偶数側
レジスタとを入力して演算を実行し、演算結果を奇数側
レジスタに格納する命令」である旨が定義されるものと
する。換言すれば、選択ビットにより、偶数側レジスタ
群から奇数側レジスタ群へ、又は、奇数側レジスタ群か
ら偶数側レジスタ群へ、という演算方向が指定されるこ
ととなる。
定して5ビットのレジスタ指定フィールドが設定されて
いる図13の命令フォーマットを、TYPEフィールド
の1ビットの仕様を変更するのみで、レジスタ数64個
の場合にも利用することができることとなる。
よればレジスタ指定フィールドは4ビットで足りるた
め、9個のレジスタ指定フィールドを有する図13の命
令フォーマットにおいて9ビットが余ることとなる。こ
の9ビットを有効利用して、TYPEフィールド及びオ
ペレーションコード(OPC)フィールドを拡張したも
のが図5に示されている。すなわち、図5においては、
図13と比較して、TYPEフィールドが4ビットから
10ビットへ拡張され、OPCフィールドが5ビットか
ら6ビットへと拡張されている。このような拡張によ
り、より多くの命令をサポートすることが可能となる。
スタ群に分割した演算装置においては、制御系の論理回
路でそれに応じた論理が必要となる。それを図6及び図
7により説明する。図6は、図2における加減算用演算
器31a及び31b又は乗算用演算器32a及び32b
のように、演算方向別にそれぞれ同一の演算器が存在す
る場合の制御を説明するための図である。図4(B)に
関して既に説明したようにTYPEフィールドに新たに
設けられた選択ビットは、信号線SELとして取り出さ
れる。そして、この信号SELが論理的に“1”の場合
には、ANDゲート41a、42a及び43aにおける
AND演算が成立し、一方、ANDゲート41b、42
b及び43bにおけるAND演算は不成立となる。従っ
て演算器31aによる演算が有効となり、奇数側レジス
タと奇数側レジスタとを入力して演算を実行し、演算結
果を偶数側レジスタに格納するモードとなる。
には、ANDゲート41b、42b及び43bにおける
AND演算が成立し、一方、ANDゲート41a、42
a及び43aにおけるAND演算は不成立となる。従っ
て演算器31bによる演算が有効となり、偶数側レジス
タと偶数側レジスタとを入力して演算を実行し、演算結
果を奇数側レジスタに格納するモードとなる。なお、オ
ペレーションコードOPCをデコーダ45によりデコー
ドして得られる信号CMDがANDゲート43a及び4
3bに入力されているのは、オペレーションコードOP
Cに応じて演算結果の格納を有効とするためである。
ように両演算方向共有の演算器が1個だけ存在する場合
の制御を説明するための図である。TYPEフィールド
の選択ビットからの信号線SELが論理的に“1”の場
合には、ゲート51a、51b及び51cからなる選択
回路は偶数側レジスタ群10からの入力を選択し、ま
た、ゲート52a、52b及び52cからなる選択回路
も偶数側レジスタ群10からの入力を選択するととも
に、演算器33からの出力はANDゲート55及び56
により奇数側レジスタ群11へのみ書き込まれることが
可能となる。
合には、ゲート51a、51b及び51cからなる選択
回路は奇数側レジスタ群11からの入力を選択し、ま
た、ゲート52a、52b及び52cからなる選択回路
も奇数側レジスタ群11からの入力を選択するととも
に、演算器33からの出力はANDゲート55及び56
により偶数側レジスタ群10へのみ書き込まれることが
可能となる。
割したものであったが、3個以上に分割することも可能
である。図8は、3個のレジスタ群A、B及びCに分割
した場合の実施形態を示すブロック図である。レジスタ
群Aとレジスタ群Bとの間には演算器Xが設けられ、レ
ジスタ群Bとレジスタ群Cとの間には演算器Yが設けら
れるが、レジスタ群Aとレジスタ群Cとの間にはデータ
転送用の経路のみが存在している。メモリとの間のデー
タのロード/ストアはレジスタ群A及びCにおいて行わ
れ、レジスタ群Bはワーク(作業用)として扱われる。
演算器X及び演算器Yは、図2の加減算用演算器31a
及び31bのように演算方向別の2個の演算器からなる
ものでもよいし、また、図2の除算用演算器33のよう
に両演算方向兼用の1個の演算器からなるものでもよ
く、さらにいくつかの異なる演算器(加減算用、乗算
用、除算用等)を同時に示しているものと考えてよい。
うに、TYPEフィールドの所定の2ビットにより、演
算方向が指定される。例えば、その2ビットが“00”
の場合、演算器Xでは、レジスタ群Aから入力してレジ
スタ群Bに出力する演算が行われ、演算器Yでは、レジ
スタ群Bから入力してレジスタ群Cに出力する演算が行
われることを、図9(B)は示している。なお、“A→
C”及び“A←C”は、レジスタ内容の移動(MOVE)が行
われることを示す。このように多数の演算用レジスタを
3分割した場合には、命令フォーマットのレジスタ指定
フィールドが5ビット(レジスタ32個指定可能)で
も、96個のレジスタが取り扱われることとなる。
(C)に示されるように、同時発行される3個のオペレ
ーションOP1、OP2及びOP3を実行する演算器を
指定することができるようになっている。すなわち、例
えば、TYPEフィールドの所定の3ビットが“00
0”の場合、オペレーションOP1は演算器Xで実行さ
れ、オペレーションOP2及びOP3は演算器Yで実行
される。このように、オペレーションを実行する演算器
まで指定できるようにすることにより、データの流れが
最適化された、きめ細かい演算実行のスケジューリング
が可能となる。
の実施形態について説明する。図10は、4個のレジス
タ群A、B、C及びDに分割した場合の実施形態を示す
ブロック図である。レジスタ群Aとレジスタ群Bとの間
には演算器Xが設けられ、レジスタ群Cとレジスタ群D
との間には演算器Yが設けられ、レジスタ群Aとレジス
タ群Cとの間及びレジスタ群Bとレジスタ群Dとの間に
はデータ転送用の経路のみが設けられている。メモリと
の間のデータのロード/ストアは、レジスタ群A及びC
にて行われる。
TYPEフィールドの所定の1ビットにより、演算器X
における演算方向が指定される。すなわち、演算器Xで
は、当該ビットが“0”の場合、レジスタ群Aから入力
してレジスタ群Bに出力する演算が行われ、当該ビット
が“1”の場合、レジスタ群Bから入力してレジスタ群
Aに出力する演算が行われる。同様に、図11(A),
(C)に示されるように、TYPEフィールドの他の所
定の1ビットにより、演算器Yにおける演算方向が指定
される。すなわち、演算器Yでは、当該ビットが“0”
の場合、レジスタ群Cから入力してレジスタ群Dに出力
する演算が行われ、当該ビットが“1”の場合、レジス
タ群Dから入力してレジスタ群Cに出力する演算が行わ
れる。
に、同時発行される3個のオペレーションOP1、OP
2及びOP3を実行する演算器を指定することが可能で
あることを示している。
Eフィールドの所定の2ビットにより、演算器X若しく
は演算器Yによる演算すなわちレジスタ群Aとレジスタ
群Bとの間若しくはレジスタ群Cとレジスタ群Dとの間
の処理を有効とするか、又はレジスタ群Aとレジスタ群
Cとの間のデータの移動及びレジスタ群Bとレジスタ群
Dとの間のデータの移動を有効とするか、の指定をする
ことができることを示している。すなわち、当該2ビッ
トが“00”の場合には、レジスタ群Aとレジスタ群B
との間若しくはレジスタ群Cとレジスタ群Dとの間の処
理が有効となって、図11(B),(C),(D)に示
される演算が実行されるが、例えば、当該2ビットが
“01”の場合には、A→C及びB←Dのレジスタ間に
おけるデータ転送が実行されることとなる。このように
4分割した場合には、命令フォーマットのレジスタ指定
フィールドが例えば4ビット(レジスタ16個指定可
能)でも、64個のレジスタが取り扱われることとな
る。
たが、もちろん本発明はこれに限定されるものではな
く、様々な実施形態を案出することは当業者にとって容
易なことであろう。
演算用レジスタ数及びそのレジスタビット数が増大した
場合においても、演算処理の高速化、LSI上の電力消
費分布の偏りの解消、及び命令フォーマットの簡素化を
図ることが可能な演算装置が提供される。すなわち、多
数の演算用レジスタを複数のレジスタ群に分割すること
により、ループバック経路をなくし、演算処理の高速化
を図ることができる。また、その複数のレジスタ群を分
散しつつLSIに実装すれば、電力消費分布の偏りが解
消される。
ジスタ群番号を指定し、アドレスフィールドにおいてレ
ジスタ群内レジスタ番号を指定する多命令同時発行方式
命令語により制御されるように構成することにより、命
令フォーマットにおいてレジスタ指定のための所要ビッ
ト数が削減され、その削減されるビットを用いて命令機
能の充実を図ることができる。また、演算器を複数個具
備し、命令形式指定フィールドにおいて使用されるべき
演算器を指定する多命令同時発行方式命令語により制御
されるように構成することにより、オペレーションを実
行する演算器まで指定でき、データの流れが最適化され
た、きめ細かい演算実行のスケジューリングが可能とな
る。
ック図である。
係る演算装置の構成を示すブロック図である。
説明するための図である。
ある。
の制御系論理を説明するための図である。
論理を説明するための図である。
係る演算装置の構成を示すブロック図である。
するための図である。
に係る演算装置の構成を示すブロック図である。
明するための図である。
である。
例示する図である。
Claims (3)
- 【請求項1】 複数の演算用レジスタを備える演算装置
であって、 分割された複数の演算用レジスタ群と、 前記複数の演算用レジスタ群のうちの1個の演算用レジ
スタ群に属するレジスタ内容を入力オペランドとし、前
記複数の演算用レジスタ群のうちの他の1個の演算用レ
ジスタ群に属するレジスタ内容を出力オペランドとして
演算を実行する演算器と、 を具備し、 命令形式指定フィールドにおいて前記演算用レジスタ群
番号を指定し、アドレスフィールドにおいて前記演算用
レジスタ群内レジスタ番号を指定する多命令同時発行方
式命令語により制御される、 ことを特徴とする演算装置。 - 【請求項2】 前記複数の演算用レジスタ群が分散され
て実装されている、請求項1に記載の演算装置。 - 【請求項3】 演算器を複数個具備し、命令形式指定フ
ィールドにおいて使用されるべき演算器を指定する多命
令同時発行方式命令語により制御される、請求項1に記
載の演算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05144096A JP3532026B2 (ja) | 1996-03-08 | 1996-03-08 | 演算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05144096A JP3532026B2 (ja) | 1996-03-08 | 1996-03-08 | 演算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09244894A JPH09244894A (ja) | 1997-09-19 |
JP3532026B2 true JP3532026B2 (ja) | 2004-05-31 |
Family
ID=12886996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05144096A Expired - Lifetime JP3532026B2 (ja) | 1996-03-08 | 1996-03-08 | 演算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3532026B2 (ja) |
-
1996
- 1996-03-08 JP JP05144096A patent/JP3532026B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09244894A (ja) | 1997-09-19 |
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