JP2861560B2 - データ処理装置 - Google Patents
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- G06F9/30181—Instruction operation extension or modification
Description
【０００１】
【産業上の利用分野】本発明は、小型でかつ高速化に適
した内部バス構成を有するデータ処理装置に関する。
した内部バス構成を有するデータ処理装置に関する。
【０００２】
【従来の技術】従来のデータ処理装置における内部バス
は、１サイクルでレジスタとレジスタとの間で演算する
ために２本あるいはそれ以上の本数によって構成されて
いた。２本の内部バスを用いてレジスタ間で演算する場
合の従来例を説明するため従来のデータ処理装置の内部
ブロック図を図７に、そのタイミング図（従来例）を図
８に示す。図８において、Ｔ１およびＴ２は内部クロッ
クであり、Ｔ１とＴ２とで１サイクルとなり、解読、実
行はそれぞれ解読ステージ、実行ステージの様子を示し
おり、レジスタ間加算演算命令（ADD Dn,Dn）とロード
命令（LD @(d8,An),Dn）が別々のサイクルで繰り返し実
行している様子を示すタイミング図である。ここで、(L
D @(d8,An),Dn)命令はアドレスレジスタ２１２（An）と
命令バッファ２１４の偏位（d8）を加算してえられるア
ドレスからデータをロードする命令である。図８におい
てサイクル２ではレジスタ間加算演算命令(ADD Dn,Dn)
の実行が、サイクル３ではロード命令（LD @(d8,An),D
n）のアドレス計算が処理されている。この様に、基本
サイクルを前半（Ｔ１）と後半（Ｔ２）の２つに分割
し、サイクル２の前半でレジスタの内容をバスに出力し
て読み出し、後半で演算結果をレジスタ書き込むため、
サイクル２の後半で演算結果がバス２１６に出力されて
おり、次の命令である(LD @(d8,An),Dn)のアドレス計算
（アドレスレジスタ２１２（An）と命令バッファの２１
４の偏位（d8）の加算）のためのアドレスレジスタ２１
２の内容をバス２１６に出力できない。すなわちサイク
ルの前半（Ｔ１）で演算器２１５を動作させ、サイクル
の後半（Ｔ２）では演算器２１５を動作させることなく
バス２１６を演算器２１５からの演算結果の出力ために
使用しなければならないので、同一サイクルの前半（Ｔ
１）と後半（Ｔ２）で演算器２１５を動作させることが
できず高速化が図れなかった。そこで、高速化を図るた
めに演算器の演算結果の新たにバスを追加した３本のバ
スを用いる構成が考えられるが、その従来のデータ処理
装置の内部ブロック図を図９に示す。各種レジスタから
の読み出しはバス３１６、３１７を用い、演算器３１５
で演算し、追加した３本目のバス３１８に演算結果を出
力する。この場合には、基本サイクルを演算器の動作可
能／停止の２つに分割する必要がないため、２本のバス
構成に比べて高速化できるメリットがある反面ハードウ
エアが増加するので、低コストを目指したデータ処理装
置には、不向きであるという問題がある。さらに、詳し
く述べないが、図１０に示すようにバスは２本のまま
で、演算器を更に１つ追加（演算器４１５の他に演算器
４１６を追加）して、高速化を図る方法も考えられる。
は、１サイクルでレジスタとレジスタとの間で演算する
ために２本あるいはそれ以上の本数によって構成されて
いた。２本の内部バスを用いてレジスタ間で演算する場
合の従来例を説明するため従来のデータ処理装置の内部
ブロック図を図７に、そのタイミング図（従来例）を図
８に示す。図８において、Ｔ１およびＴ２は内部クロッ
クであり、Ｔ１とＴ２とで１サイクルとなり、解読、実
行はそれぞれ解読ステージ、実行ステージの様子を示し
おり、レジスタ間加算演算命令（ADD Dn,Dn）とロード
命令（LD @(d8,An),Dn）が別々のサイクルで繰り返し実
行している様子を示すタイミング図である。ここで、(L
D @(d8,An),Dn)命令はアドレスレジスタ２１２（An）と
命令バッファ２１４の偏位（d8）を加算してえられるア
ドレスからデータをロードする命令である。図８におい
てサイクル２ではレジスタ間加算演算命令(ADD Dn,Dn)
の実行が、サイクル３ではロード命令（LD @(d8,An),D
n）のアドレス計算が処理されている。この様に、基本
サイクルを前半（Ｔ１）と後半（Ｔ２）の２つに分割
し、サイクル２の前半でレジスタの内容をバスに出力し
て読み出し、後半で演算結果をレジスタ書き込むため、
サイクル２の後半で演算結果がバス２１６に出力されて
おり、次の命令である(LD @(d8,An),Dn)のアドレス計算
（アドレスレジスタ２１２（An）と命令バッファの２１
４の偏位（d8）の加算）のためのアドレスレジスタ２１
２の内容をバス２１６に出力できない。すなわちサイク
ルの前半（Ｔ１）で演算器２１５を動作させ、サイクル
の後半（Ｔ２）では演算器２１５を動作させることなく
バス２１６を演算器２１５からの演算結果の出力ために
使用しなければならないので、同一サイクルの前半（Ｔ
１）と後半（Ｔ２）で演算器２１５を動作させることが
できず高速化が図れなかった。そこで、高速化を図るた
めに演算器の演算結果の新たにバスを追加した３本のバ
スを用いる構成が考えられるが、その従来のデータ処理
装置の内部ブロック図を図９に示す。各種レジスタから
の読み出しはバス３１６、３１７を用い、演算器３１５
で演算し、追加した３本目のバス３１８に演算結果を出
力する。この場合には、基本サイクルを演算器の動作可
能／停止の２つに分割する必要がないため、２本のバス
構成に比べて高速化できるメリットがある反面ハードウ
エアが増加するので、低コストを目指したデータ処理装
置には、不向きであるという問題がある。さらに、詳し
く述べないが、図１０に示すようにバスは２本のまま
で、演算器を更に１つ追加（演算器４１５の他に演算器
４１６を追加）して、高速化を図る方法も考えられる。
【０００３】
【０００４】
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のデータ処理装置では、処理速度を高速化するために
は新たにバスまたは演算器を追加しなければならないと
いう課題が有った。
来のデータ処理装置では、処理速度を高速化するために
は新たにバスまたは演算器を追加しなければならないと
いう課題が有った。
【０００６】
【０００７】本発明は、上記問題点を解消するため、バ
ス１本分のハードウエアコストしかかからない２本のバ
スと、もう１本のバスの計３本の内部バスと１つの演算
器で低コスト化を図りながら、アドレス計算を高速に行
ない、メモリへのアクセス命令（例えば、ロード命令）
や分岐命令などの処理性能を向上することを目的として
いる。
ス１本分のハードウエアコストしかかからない２本のバ
スと、もう１本のバスの計３本の内部バスと１つの演算
器で低コスト化を図りながら、アドレス計算を高速に行
ない、メモリへのアクセス命令（例えば、ロード命令）
や分岐命令などの処理性能を向上することを目的として
いる。
【０００８】
【０００９】
【課題を解決するための手段】上記の課題を解決するた
めに本発明のデータ処理装置は、パイプライン方式デー
タ処理装置であって、演算データを保持し、１サイクル
につき２回の割合で保持したデータを出力するデータレ
ジスタと、メモリをアクセスするアドレスを保持し、１
サイクルにつき２回の割合で保持したアドレスを出力す
るアドレスレジスタと、実行するプログラムの先読みア
ドレスを保持し、１サイクルにつき２回の割合で保持し
た先読みアドレスを出力するプログラムカウンタと、命
令の実行に先立ってメモリより読み出した複数の命令を
保持し、保持した命令の一部又は全てを１サイクルにつ
き２回の割合で出力する命令バッファと、演算器と、前
記データレジスタと前記アドレスレジスタとに接続さ
れ、前記データレジスタまたは前記アドレスレジスタへ
の書き込みデータと、前記データレジスタまたは前記ア
ドレスレジスタからの読み出しデータとを転送する第１
のバスと、前記アドレスレジスタと前記プログラムカウ
ンタとに接続され、前記アドレスレジスタまたは前記プ
ログラムカウンタの内容を転送する第２のバスと、前記
データレジスタと前記命令バッファとに接続され、前記
データレジスタまたは前記命令バッファの内容を転送す
る第３のバスと、前記演算器に接続され、前記演算器の
演算結果を保持し、サイクルの前半で前記演算器が演算
した結果を、該サイクルの後半で前記第１のバスに出力
し、該サイクルの後半で前記演算器が演算した結果を、
該サイクルに続く次のサイクルの前半で選択手段に出力
する第１のレジスタと、前記第１のバスに接続され、サ
イクルの後半で前記第１のバスを通して転送される内容
を保持する第２のレジスタと、前記第１のレジスタと前
記第２のレジスタとを選択してメモリをアクセスするオ
ペランドアドレスを決定する選択手段とを備え、サイク
ルの前半では、前記演算器は前記第２のバスと前記第３
のバスとを選択して演算のソースデータとし、前記第１
のバスを選択してデスティネーションデータとして演算
し、演算結果を前記第１のレジスタに出力し、該サイク
ルの後半では、前記第１のレジスタは前記演算結果を前
記第１のバスに出力し、かつ、前記演算器は前記第２の
バスの内容をオペランドアドレスのベースアドレスと
し、前記第３のバスの内容をオペランドアドレスのオフ
セットとして演算を行い、 演算結果のオペランドアドレ
スを前記第１のレジスタに出力し、該サイクルの次のサ
イクルでは、前記選択手段は、前記演算器が該サイクル
の後半でオペランドアドレスを計算する場合には、前記
第１のレジスタの内容を選択してオペランドをアクセス
することを特徴としている。また、前記演算器はサイク
ルの後半で、前記アドレスレジスタが保持する内容のい
ずれか１つを前記第２のバスより入力し、入力した内容
をそのまま出力して前記第１のレジスタに格納し、さら
に、前記選択手段は、該サイクルに続く直後のサイクル
で前記第１のレジスタの内容に基づいてオペランドをア
クセスすることを特徴としている。また、前記演算器は
サイクルの後半で、前記アドレスレジスタが保持する内
容のいずれか１つを前記第２のバスより入力し、前記命
令バッファに格納された命令に含まれる偏位を前記第３
のバスより入力してそれぞれを加算し、結果を前記第１
のレジスタに格納し、さらに、前記選択手段は、該サイ
クルに続く直後のサイクルで前記第１のレジスタの内容
に基づいてオペランドをアクセスすることを特徴として
いる。また、前記演算器はサイクルの後半で、前記プロ
グラムカウンタが保持する内容を前記第２のバスより入
力し、前記命令バッファに格納された命令に含まれる偏
位を前記第３のバスより入力してそれぞれを加算し、結
果を前記第１のレジスタに格納し、さらに、前記選択手
段は、前記サイクルに続く直後のサイクルで前記第１の
レジスタの内容に基づいて分岐先の命令をアクセスする
ことを特徴としている。
めに本発明のデータ処理装置は、パイプライン方式デー
タ処理装置であって、演算データを保持し、１サイクル
につき２回の割合で保持したデータを出力するデータレ
ジスタと、メモリをアクセスするアドレスを保持し、１
サイクルにつき２回の割合で保持したアドレスを出力す
るアドレスレジスタと、実行するプログラムの先読みア
ドレスを保持し、１サイクルにつき２回の割合で保持し
た先読みアドレスを出力するプログラムカウンタと、命
令の実行に先立ってメモリより読み出した複数の命令を
保持し、保持した命令の一部又は全てを１サイクルにつ
き２回の割合で出力する命令バッファと、演算器と、前
記データレジスタと前記アドレスレジスタとに接続さ
れ、前記データレジスタまたは前記アドレスレジスタへ
の書き込みデータと、前記データレジスタまたは前記ア
ドレスレジスタからの読み出しデータとを転送する第１
のバスと、前記アドレスレジスタと前記プログラムカウ
ンタとに接続され、前記アドレスレジスタまたは前記プ
ログラムカウンタの内容を転送する第２のバスと、前記
データレジスタと前記命令バッファとに接続され、前記
データレジスタまたは前記命令バッファの内容を転送す
る第３のバスと、前記演算器に接続され、前記演算器の
演算結果を保持し、サイクルの前半で前記演算器が演算
した結果を、該サイクルの後半で前記第１のバスに出力
し、該サイクルの後半で前記演算器が演算した結果を、
該サイクルに続く次のサイクルの前半で選択手段に出力
する第１のレジスタと、前記第１のバスに接続され、サ
イクルの後半で前記第１のバスを通して転送される内容
を保持する第２のレジスタと、前記第１のレジスタと前
記第２のレジスタとを選択してメモリをアクセスするオ
ペランドアドレスを決定する選択手段とを備え、サイク
ルの前半では、前記演算器は前記第２のバスと前記第３
のバスとを選択して演算のソースデータとし、前記第１
のバスを選択してデスティネーションデータとして演算
し、演算結果を前記第１のレジスタに出力し、該サイク
ルの後半では、前記第１のレジスタは前記演算結果を前
記第１のバスに出力し、かつ、前記演算器は前記第２の
バスの内容をオペランドアドレスのベースアドレスと
し、前記第３のバスの内容をオペランドアドレスのオフ
セットとして演算を行い、 演算結果のオペランドアドレ
スを前記第１のレジスタに出力し、該サイクルの次のサ
イクルでは、前記選択手段は、前記演算器が該サイクル
の後半でオペランドアドレスを計算する場合には、前記
第１のレジスタの内容を選択してオペランドをアクセス
することを特徴としている。また、前記演算器はサイク
ルの後半で、前記アドレスレジスタが保持する内容のい
ずれか１つを前記第２のバスより入力し、入力した内容
をそのまま出力して前記第１のレジスタに格納し、さら
に、前記選択手段は、該サイクルに続く直後のサイクル
で前記第１のレジスタの内容に基づいてオペランドをア
クセスすることを特徴としている。また、前記演算器は
サイクルの後半で、前記アドレスレジスタが保持する内
容のいずれか１つを前記第２のバスより入力し、前記命
令バッファに格納された命令に含まれる偏位を前記第３
のバスより入力してそれぞれを加算し、結果を前記第１
のレジスタに格納し、さらに、前記選択手段は、該サイ
クルに続く直後のサイクルで前記第１のレジスタの内容
に基づいてオペランドをアクセスすることを特徴として
いる。また、前記演算器はサイクルの後半で、前記プロ
グラムカウンタが保持する内容を前記第２のバスより入
力し、前記命令バッファに格納された命令に含まれる偏
位を前記第３のバスより入力してそれぞれを加算し、結
果を前記第１のレジスタに格納し、さらに、前記選択手
段は、前記サイクルに続く直後のサイクルで前記第１の
レジスタの内容に基づいて分岐先の命令をアクセスする
ことを特徴としている。
【００１０】
【作用】本発明のデータ処理装置では、演算器を追加せ
ず、かつ、バス１本分のハードウエアコストしかかから
ない２本のバスと、もう１本のバスの計３本の内部バス
構成のもと、１つの演算器がデータ演算とアドレス計算
とを同一のサイクルの前半と後半でそれぞれ処理し、ア
ドレス計算を高速に行ない、メモリへのアクセス命令
（例えば、ロード命令）や分岐命令などを高速実行する
ことができる。
ず、かつ、バス１本分のハードウエアコストしかかから
ない２本のバスと、もう１本のバスの計３本の内部バス
構成のもと、１つの演算器がデータ演算とアドレス計算
とを同一のサイクルの前半と後半でそれぞれ処理し、ア
ドレス計算を高速に行ない、メモリへのアクセス命令
（例えば、ロード命令）や分岐命令などを高速実行する
ことができる。
【００１１】図１は、本発明の一実施例におけるデータ
処理装置の内部ブロックを表した図である。同図におい
て、１１はデータの保持及び演算用に用いるデータレジ
スタで、１６ビット長のレジスタ４本から構成される。
１２はアドレスの保持及び演算用に用いるアドレスレジ
スタで、データレジスタと同様に１６ビット長のレジス
タ４本から構成される。１３は実行中の命令のアドレス
を保持する１６ビット長のプログラムカウンタ。１４は
命令バッファであり、命令の実行に先だって先行的に命
令をメモリから読み出して蓄える。１５はデータを演算
する１６ビットの演算器である。１６はデータレジスタ
１１またはアドレスレジスタ１２から読み出したデータ
を転送するバスで、演算器１６が演算した結果をアドレ
スレジスタ又はデータレジスタへの転送も行なう。１７
はアドレスレジスタ１２又はプログラムカウンタ１３か
ら読み出したデータを転送するバスである。１８はデー
タレジスタ１１又は命令バッファ１４から読み出したデ
ータを転送するバスである。１９はバス１６とバス１８
とを選択し、演算器１５のデスティネーション側にデー
タを供給するセレクタである。２０はバス１６とバス１
７とを選択し、演算器１５のソース側にデータを供給す
るセレクタである。２１はテンポラリレジスタで、演算
器１５の演算結果を一次的に保持する。２２はアドレス
レジスタで、メモリをアクセスするアドレスを保持す
る。２３はテンポラリレジスタ２１とアドレスレジスタ
２２とを選択するセレクタ。２４はセレクタ２３によっ
て選択したアドレスのメモリのデータをアクセスするア
クセス制御手段（BIB）である。
処理装置の内部ブロックを表した図である。同図におい
て、１１はデータの保持及び演算用に用いるデータレジ
スタで、１６ビット長のレジスタ４本から構成される。
１２はアドレスの保持及び演算用に用いるアドレスレジ
スタで、データレジスタと同様に１６ビット長のレジス
タ４本から構成される。１３は実行中の命令のアドレス
を保持する１６ビット長のプログラムカウンタ。１４は
命令バッファであり、命令の実行に先だって先行的に命
令をメモリから読み出して蓄える。１５はデータを演算
する１６ビットの演算器である。１６はデータレジスタ
１１またはアドレスレジスタ１２から読み出したデータ
を転送するバスで、演算器１６が演算した結果をアドレ
スレジスタ又はデータレジスタへの転送も行なう。１７
はアドレスレジスタ１２又はプログラムカウンタ１３か
ら読み出したデータを転送するバスである。１８はデー
タレジスタ１１又は命令バッファ１４から読み出したデ
ータを転送するバスである。１９はバス１６とバス１８
とを選択し、演算器１５のデスティネーション側にデー
タを供給するセレクタである。２０はバス１６とバス１
７とを選択し、演算器１５のソース側にデータを供給す
るセレクタである。２１はテンポラリレジスタで、演算
器１５の演算結果を一次的に保持する。２２はアドレス
レジスタで、メモリをアクセスするアドレスを保持す
る。２３はテンポラリレジスタ２１とアドレスレジスタ
２２とを選択するセレクタ。２４はセレクタ２３によっ
て選択したアドレスのメモリのデータをアクセスするア
クセス制御手段（BIB）である。
【００１２】図２は、上記図１に示す実施例のバリエー
ションを示すもので、図１におけるセレクタ１９、２０
に換えてバススイッチを用いた構成例を示すデータ処理
装置の内部ブロックを表した図である。プログラムカウ
ンタ１３、命令バッファ１４、セレクタ２３、アクセス
制御手段２４等は図１と同じなので省略する。２０１と
２０２はそれぞれアドレスレジスタ１２とデータレジス
タ１１とに接続されるデスティネーション側のバス。２
０３はバス２０１とバス２０２との接続又は切り離しを
制御するバススイッチ。２０４と２０５はそれぞれアド
レスレジスタ１２とデータレジスタ１１とに接続される
ソース側のバス。２０６はバス２０４とバス２０５との
接続又は切り離しを制御するバススイッチ。バススイッ
チが閉じると、両側に接続されたバスは１つのバスとし
て動作する。
ションを示すもので、図１におけるセレクタ１９、２０
に換えてバススイッチを用いた構成例を示すデータ処理
装置の内部ブロックを表した図である。プログラムカウ
ンタ１３、命令バッファ１４、セレクタ２３、アクセス
制御手段２４等は図１と同じなので省略する。２０１と
２０２はそれぞれアドレスレジスタ１２とデータレジス
タ１１とに接続されるデスティネーション側のバス。２
０３はバス２０１とバス２０２との接続又は切り離しを
制御するバススイッチ。２０４と２０５はそれぞれアド
レスレジスタ１２とデータレジスタ１１とに接続される
ソース側のバス。２０６はバス２０４とバス２０５との
接続又は切り離しを制御するバススイッチ。バススイッ
チが閉じると、両側に接続されたバスは１つのバスとし
て動作する。
【００１３】上記構成における本願発明の第１の実施例
を図５を用いて説明する。以下においては、内部ブロッ
ク図は図１を用いる。図５はレジスタ間加算演算命令
（ADDDn,Dn）とロード命令（LD @(d8,An),Dn）を繰り返
し実行している様子を示すタイミング図である。同図に
おいて、Ｔ１およびＴ２は内部クロックであり、Ｔ１と
Ｔ２とで１サイクルとなる。解読、実行はそれぞれ解読
ステージ、実行ステージのパイプラインの様子を示して
いる。(LD @(d8,An),Dn)命令はアドレスレジスタAnと命
令バッファの８ビットの偏位を加算してえられるアドレ
スからデータをロードする命令である。
を図５を用いて説明する。以下においては、内部ブロッ
ク図は図１を用いる。図５はレジスタ間加算演算命令
（ADDDn,Dn）とロード命令（LD @(d8,An),Dn）を繰り返
し実行している様子を示すタイミング図である。同図に
おいて、Ｔ１およびＴ２は内部クロックであり、Ｔ１と
Ｔ２とで１サイクルとなる。解読、実行はそれぞれ解読
ステージ、実行ステージのパイプラインの様子を示して
いる。(LD @(d8,An),Dn)命令はアドレスレジスタAnと命
令バッファの８ビットの偏位を加算してえられるアドレ
スからデータをロードする命令である。
【００１４】
【００１５】サイクル２の加算の実行では、Ｔ１のタイ
ミングでデータレジスタのソース側データとデスティネ
ーション側データをそれぞれバス１８とバス１６に読み
出す。バス１８のデータとバス１６のデータはそれぞれ
セレクタ２０とセレクタ１９によって選択され、演算器
に入力される。Ｔ２のタイミングでは、演算結果がレジ
スタ２１に格納されるとともにバス１６に出力され、デ
ータレジスタ１１に書き込まれる。このサイクル２のＴ
２のタイミングでは同時に、ロード命令のアドレスレジ
スタがバス１７に読み出され、偏位がバス１８に読み出
されている。この例からわかるように、本発明は３本の
バス構成のデータ処理装置においては演算器の演算結果
をレジスタに書き込むときにバス１６しか使わないこと
に着目し、そのタイミングで空いているバス１７、１８
を利用して、ロード命令のアドレス計算に必要なデータ
を転送している。実装するうえではバス１７とバス１８
は、一直線上に位置することができ、バス１本分のハー
ドウエアコストしかからないが、Ｔ２のタイミングでは
２本のバスとして機能する。
ミングでデータレジスタのソース側データとデスティネ
ーション側データをそれぞれバス１８とバス１６に読み
出す。バス１８のデータとバス１６のデータはそれぞれ
セレクタ２０とセレクタ１９によって選択され、演算器
に入力される。Ｔ２のタイミングでは、演算結果がレジ
スタ２１に格納されるとともにバス１６に出力され、デ
ータレジスタ１１に書き込まれる。このサイクル２のＴ
２のタイミングでは同時に、ロード命令のアドレスレジ
スタがバス１７に読み出され、偏位がバス１８に読み出
されている。この例からわかるように、本発明は３本の
バス構成のデータ処理装置においては演算器の演算結果
をレジスタに書き込むときにバス１６しか使わないこと
に着目し、そのタイミングで空いているバス１７、１８
を利用して、ロード命令のアドレス計算に必要なデータ
を転送している。実装するうえではバス１７とバス１８
は、一直線上に位置することができ、バス１本分のハー
ドウエアコストしかからないが、Ｔ２のタイミングでは
２本のバスとして機能する。
【００１６】次に、第４図により本願発明の第２の実施
例である１サイクルで実行されるロード命令の動作を説
明する。ここで、(LD @An,Dn)命令は、アドレスレジス
タAnで示されるアドレスのメモリからデータをロード
し、データレジスタDnに格納する命令である。サイクル
１では、命令が命令バッファ１４から読み出されて解読
される。この時、１サイクルで実行できるロード命令で
あることがわかるので、Ｔ２のタイミングで、アドレス
レジスタ１２からアドレスをバス１７に読み出し、Ｔ１
のタイミングで演算器１５を通してレジスタ２１へ格納
する。サイクル２では、レジスタ２１に格納されている
アドレスをセレクタ２３により選択し、バス制御手段２
４がデータをロードする。ロードしたデータはＴ２のタ
イミングでバス１６に出力し、データレジスタに格納す
る。サイクル２ではロードと同時に次の命令の解読を開
始するので、図４に示したロード命令は、１サイクルで
実行される。図４のロード命令と同様に、本願発明の第
３実施例の(LD @(d8,An),Dn)命令も１サイクルで実行さ
れる。この命令は、アドレスレジスタAnと８ビットの偏
位を加算してえられるアドレスからデータをロードする
命令である。動作は、図４とほぼ同じであるが、サイク
ル１のＴ２のタイミングで、アドレスレジスタの内容が
バス１７に読み出されると同時に命令バッファ１４か
ら、８ビット偏位がバス１８に読み出されて、演算器１
５で加算されるところが異なる。
例である１サイクルで実行されるロード命令の動作を説
明する。ここで、(LD @An,Dn)命令は、アドレスレジス
タAnで示されるアドレスのメモリからデータをロード
し、データレジスタDnに格納する命令である。サイクル
１では、命令が命令バッファ１４から読み出されて解読
される。この時、１サイクルで実行できるロード命令で
あることがわかるので、Ｔ２のタイミングで、アドレス
レジスタ１２からアドレスをバス１７に読み出し、Ｔ１
のタイミングで演算器１５を通してレジスタ２１へ格納
する。サイクル２では、レジスタ２１に格納されている
アドレスをセレクタ２３により選択し、バス制御手段２
４がデータをロードする。ロードしたデータはＴ２のタ
イミングでバス１６に出力し、データレジスタに格納す
る。サイクル２ではロードと同時に次の命令の解読を開
始するので、図４に示したロード命令は、１サイクルで
実行される。図４のロード命令と同様に、本願発明の第
３実施例の(LD @(d8,An),Dn)命令も１サイクルで実行さ
れる。この命令は、アドレスレジスタAnと８ビットの偏
位を加算してえられるアドレスからデータをロードする
命令である。動作は、図４とほぼ同じであるが、サイク
ル１のＴ２のタイミングで、アドレスレジスタの内容が
バス１７に読み出されると同時に命令バッファ１４か
ら、８ビット偏位がバス１８に読み出されて、演算器１
５で加算されるところが異なる。
【００１７】
【００１８】
【００１９】また、図では示さないが、JMP @(d8,PC)命
令などの分岐命令も１サイクルのロード命令と同様に、
直前命令のレジスタへの書き込みタイミングと同時に分
岐先アドレスを計算することにより高速に実行すること
が可能である。
令などの分岐命令も１サイクルのロード命令と同様に、
直前命令のレジスタへの書き込みタイミングと同時に分
岐先アドレスを計算することにより高速に実行すること
が可能である。
【００２０】なお、本発明のデータ処理装置をデータレ
ジスタおよびアドレスレジスタをそれぞれ４本とし本発
明のデータ処理装置の命令のうちデータレジスタ間の演
算命令とメモリからのデータ読み出し命令およびメモリ
へのデータ書き込み命令を基本命令語長に割り当てるこ
とで８本のレジスタを持ちながら基本的なレジスタ間演
算命令やロード・ストア命令を１バイトの命令コードで
実現するデータ処理装置を実現できる。この実施例を図
６に示す。同図の命令コードにおいて、「Dn」はデータ
レジスタの番号「An」はアドレスレジスタの番号を示
す。「*」は０か１のどちらかの値を取ることを示し、
０の場合は左側の命令、１の場合は右側の命令である。
「CC」又は「C」は条件分岐命令の条件を表すコード
で、００、０１、１０、１１又は０、１の値を取り、そ
れぞれ左側から右側に順番に書かれた命令に対応する。
また、命令において、鍵カッコで囲まれた命令は、１サ
イクル高速に実行する命令を示している。#imm8および#
imm16は即値データを示し、#imm8は命令に応じて１６ビ
ットに拡張されて演算される。また、図３にLD @abs16,
Dn命令を実施した時の動作を示すタイミング図を示す。
LD @abs16,Dn命令は、絶対アドレス（abs16）で示され
るアドレスのメモリからデータをロードし、データレジ
スタDnに格納する命令である。以下、図３を用いて動作
を説明する。このロード命令は、通常２サイクルで実行
され、最初のサイクルでアドレスを計算し、次のサイク
ルでメモリをアクセスする。図３は２サイクルで実行さ
れるロード命令の動作を示している。サイクル１では、
命令が命令バッファ１４から読み出されて解読される。
サイクル２では、Ｔ１のタイミングで絶対アドレスの値
を命令バッファ１４からバス１６に読み出し、Ｔ２のタ
イミングで演算器１５を通してレジスタ２１へ格納する
とともに、バス１６にレジスタ２１のデータを出力し、
アドレスレジスタ２２に格納する。サイクル３では、ア
ドレスレジスタ２２に格納されたアドレスをセレクタ２
３により選択し、バス制御手段２４がデータをロードす
る。ロードしたデータはＴ２のタイミングでバス１６に
出力し、データレジスタに格納する。サイクル３ではロ
ードと同時に次の命令の解読を開始する。従って、図３
に示したロード命令は、２サイクルで実行される。
ジスタおよびアドレスレジスタをそれぞれ４本とし本発
明のデータ処理装置の命令のうちデータレジスタ間の演
算命令とメモリからのデータ読み出し命令およびメモリ
へのデータ書き込み命令を基本命令語長に割り当てるこ
とで８本のレジスタを持ちながら基本的なレジスタ間演
算命令やロード・ストア命令を１バイトの命令コードで
実現するデータ処理装置を実現できる。この実施例を図
６に示す。同図の命令コードにおいて、「Dn」はデータ
レジスタの番号「An」はアドレスレジスタの番号を示
す。「*」は０か１のどちらかの値を取ることを示し、
０の場合は左側の命令、１の場合は右側の命令である。
「CC」又は「C」は条件分岐命令の条件を表すコード
で、００、０１、１０、１１又は０、１の値を取り、そ
れぞれ左側から右側に順番に書かれた命令に対応する。
また、命令において、鍵カッコで囲まれた命令は、１サ
イクル高速に実行する命令を示している。#imm8および#
imm16は即値データを示し、#imm8は命令に応じて１６ビ
ットに拡張されて演算される。また、図３にLD @abs16,
Dn命令を実施した時の動作を示すタイミング図を示す。
LD @abs16,Dn命令は、絶対アドレス（abs16）で示され
るアドレスのメモリからデータをロードし、データレジ
スタDnに格納する命令である。以下、図３を用いて動作
を説明する。このロード命令は、通常２サイクルで実行
され、最初のサイクルでアドレスを計算し、次のサイク
ルでメモリをアクセスする。図３は２サイクルで実行さ
れるロード命令の動作を示している。サイクル１では、
命令が命令バッファ１４から読み出されて解読される。
サイクル２では、Ｔ１のタイミングで絶対アドレスの値
を命令バッファ１４からバス１６に読み出し、Ｔ２のタ
イミングで演算器１５を通してレジスタ２１へ格納する
とともに、バス１６にレジスタ２１のデータを出力し、
アドレスレジスタ２２に格納する。サイクル３では、ア
ドレスレジスタ２２に格納されたアドレスをセレクタ２
３により選択し、バス制御手段２４がデータをロードす
る。ロードしたデータはＴ２のタイミングでバス１６に
出力し、データレジスタに格納する。サイクル３ではロ
ードと同時に次の命令の解読を開始する。従って、図３
に示したロード命令は、２サイクルで実行される。
【００２１】
【発明の効果】以上述べたように、本発明によればレジ
スタへの書き込みサイクルにおいて使用しないバスによ
り、アドレスレジスタ又はプログラムカウンタの内容を
転送する構成をとり、バス１本分のハードウエアコスト
しかかからない２本のバスと、もう１本のバスの計３本
の内部バス構成でかつ演算器が１つでありながら、アド
レス計算を高速に行ない、メモリへのアクセス命令（例
えばロード命令）や分岐命令などの処理性能を向上で
き、低価格で高性能なデータ処理装置が実現できる。
スタへの書き込みサイクルにおいて使用しないバスによ
り、アドレスレジスタ又はプログラムカウンタの内容を
転送する構成をとり、バス１本分のハードウエアコスト
しかかからない２本のバスと、もう１本のバスの計３本
の内部バス構成でかつ演算器が１つでありながら、アド
レス計算を高速に行ない、メモリへのアクセス命令（例
えばロード命令）や分岐命令などの処理性能を向上で
き、低価格で高性能なデータ処理装置が実現できる。
【図１】本発明の一実施例のデータ処理装置の内部ブロ
ック図である。
ック図である。
【図２】本発明の一実施例のデータ処理装置の内部ブロ
ック図である。
ック図である。
【図３】本発明の実施例のデータ処理装置において２サ
イクルで実行するロード命令の動作を示すタイミング図
である。
イクルで実行するロード命令の動作を示すタイミング図
である。
【図４】本発明の第２の実施例のデータ処理装置におい
て１サイクルで実行するロード命令の動作を示すタイミ
ング図である。
て１サイクルで実行するロード命令の動作を示すタイミ
ング図である。
【図５】本発明の第１の実施例のデータ処理装置におい
てレジスタ間演算命令と１サイクルで実行するロード命
令とを繰り返し実行する時の動作を示すタイミング図で
ある。
てレジスタ間演算命令と１サイクルで実行するロード命
令とを繰り返し実行する時の動作を示すタイミング図で
ある。
【図６】本発明の一実施例のデータ処理装置の命令コー
ド割り当て図である。
ド割り当て図である。
【図７】
従来の実施例のデータ処理装置の内部ブロック
図である。
図である。
【図８】
従来の実施例のデータ処理装置においてレジス
タ間演算命令とロード命令とを繰り返し実行する時の動
作を示すタイミング図である。
タ間演算命令とロード命令とを繰り返し実行する時の動
作を示すタイミング図である。
【図９】
従来の実施例のデータ処理装置の内部ブロック
図である。
図である。
【図１０】
従来の実施例のデータ処理装置の内部ブロッ
ク図である。
ク図である。
１１ データレジスタ １２ アドレスレジスタ １３ プログラムカウンタ １４ 命令バッファ １５ 演算器 １６ 第１のバス １７ 第２のバス １８ 第３のバス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−72255（ＪＰ，Ａ) 特開 昭60−132240（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/30 370 G06F 12/02 560
Claims (4)
- 【請求項１】 パイプライン方式データ処理装置であっ
て、 演算データを保持し、１サイクルにつき２回の割合で保
持したデータを出力するデータレジスタと、 メモリをアクセスするアドレスを保持し、１サイクルに
つき２回の割合で保持したアドレスを出力するアドレス
レジスタと、 実行するプログラムの先読みアドレスを保持し、１サイ
クルにつき２回の割合で保持した先読みアドレスを出力
するプログラムカウンタと、 命令の実行に先立ってメモリより読み出した複数の命令
を保持し、保持した命令の一部又は全てを１サイクルに
つき２回の割合で出力する命令バッファと、演算器 と、 前記データレジスタと前記アドレスレジスタとに接続さ
れ、前記データレジスタまたは前記アドレスレジスタへ
の書き込みデータと、前記データレジスタまたは前記ア
ドレスレジスタからの読み出しデータとを転送する第１
のバスと、 前記アドレスレジスタと前記プログラムカウンタとに接
続され、前記アドレスレジスタまたは前記プログラムカ
ウンタの内容を転送する第２のバスと、 前記データレジスタと前記命令バッファとに接続され、
前記データレジスタまたは前記命令バッファの内容を転
送する第３のバスと、 前記演算器に接続され、前記演算器の演算結果を保持
し、サイクルの前半で前記演算器が演算した結果を、該
サイクルの後半で前記第１のバスに出力し、該サイクル
の後半で前記演算器が演算した結果を、該サイクルに続
く次のサイクルの前半で選択手段に出力する第１のレジ
スタと、 前記第１のバスに接続され、サイクルの後半で前記第１
のバスを通して転送される内容を保持する第２のレジス
タと、 前記第１のレジスタと前記第２のレジスタとを選択して
メモリをアクセスするオペランドアドレスを決定する選
択手段とを備え、サイクルの前半では、前記演算器は 前記第２のバスと前
記第３のバスとを選択して演算のソースデータとし、前
記第１のバスを選択してデスティネーションデータとし
て演算し、演算結果を前記第１のレジスタに出力し、 該サイクルの後半では、前記第１のレジスタは前記演算
結果を前記第１のバスに出力し、かつ、前記演算器は前
記第２のバスの内容をオペランドアドレスのベースアド
レスとし、前記第３のバスの内容をオペランドアドレス
のオフセットとして演算を行い、演算結果のオペランド
アドレスを前記第１のレジスタに出力し、該サイクルの
次のサイクルでは、前記選択手段は、前記演算器が該サ
イクルの後半でオペランドアドレスを計算する場合に
は、前記第１のレジスタの内容を選択してオペランドを
アクセスすることを特徴とするデータ処理装置。 - 【請求項２】 前記演算器はサイクルの後半で、前記ア
ドレスレジスタが保持する内容のいずれか１つを前記第
２のバスより入力し、入力した内容をそのまま出力して
前記第１のレジスタに格納し、さらに、前記選択手段
は、該サイクルに続く直後のサイクルで前記第１のレジ
スタの内容に基づいてオペランドをアクセスすることを
特徴とする請求項１記載のデータ処理装置。 - 【請求項３】 前記演算器はサイクルの後半で、前記ア
ドレスレジスタが保持する内容のいずれか１つを前記第
２のバスより入力し、前記命令バッファに格納された命
令に含まれる偏位を前記第３のバスより入力してそれぞ
れを加算し、結果を前記第１のレジスタに格納し、さら
に、前記選択手段は、該サイクルに続く直後のサイクル
で前記第１のレジスタの内容に基づいてオペランドをア
クセスすることを特徴とする請求項１記載のデータ処理
装置。 - 【請求項４】 前記演算器はサイクルの後半で、前記プ
ログラムカウンタが保持する内容を前記第２のバスより
入力し、前記命令バッファに格納された命令に含まれる
偏位を前記第３のバスより入力してそれぞれを加算し、
結果を前記第１のレジスタに格納し、さらに、前記選択
手段は、前記サイクルに続く直後のサイクルで前記第１
のレジスタの内容に基づいて分岐先の命令をアクセスす
ることを特徴とする請求項１記載のデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342629A JP2861560B2 (ja) | 1991-12-25 | 1991-12-25 | データ処理装置 |
| US08/419,957 US5649229A (en) | 1991-12-25 | 1995-04-10 | Pipeline data processor with arithmetic/logic unit capable of performing different kinds of calculations in a pipeline stage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342629A JP2861560B2 (ja) | 1991-12-25 | 1991-12-25 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05173778A JPH05173778A (ja) | 1993-07-13 |
| JP2861560B2 true JP2861560B2 (ja) | 1999-02-24 |
Family
ID=18355254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342629A Expired - Lifetime JP2861560B2 (ja) | 1991-12-25 | 1991-12-25 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5649229A (ja) |
| JP (1) | JP2861560B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6041387A (en) * | 1997-09-12 | 2000-03-21 | Siemens Aktiengesellschaft | Apparatus for read/write-access to registers having register file architecture in a central processing unit |
| US6301653B1 (en) | 1998-10-14 | 2001-10-09 | Conexant Systems, Inc. | Processor containing data path units with forwarding paths between two data path units and a unique configuration or register blocks |
| US7162615B1 (en) * | 2000-06-12 | 2007-01-09 | Mips Technologies, Inc. | Data transfer bus communication using single request to perform command and return data to destination indicated in context to allow thread context switch |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4041461A (en) * | 1975-07-25 | 1977-08-09 | International Business Machines Corporation | Signal analyzer system |
| JPS59174948A (ja) * | 1983-03-25 | 1984-10-03 | Toshiba Corp | 情報処理装置 |
| US5197141A (en) * | 1988-01-30 | 1993-03-23 | Nec Corporation | Software controlled method of issuing hardware control commands to memory controller from prefetch unit by combining request code and address specified in program instructions |
| JPH0766324B2 (ja) * | 1988-03-18 | 1995-07-19 | 三菱電機株式会社 | データ処理装置 |
| US5187795A (en) * | 1989-01-27 | 1993-02-16 | Hughes Aircraft Company | Pipelined signal processor having a plurality of bidirectional configurable parallel ports that are configurable as individual ports or as coupled pair of ports |
-
1991
- 1991-12-25 JP JP3342629A patent/JP2861560B2/ja not_active Expired - Lifetime
-
1995
- 1995-04-10 US US08/419,957 patent/US5649229A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5649229A (en) | 1997-07-15 |
| JPH05173778A (ja) | 1993-07-13 |
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Legal Events
| Date | Code | Title | Description |
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