JPS59174948A - 情報処理装置 - Google Patents

情報処理装置

Info

Publication number
JPS59174948A
JPS59174948A JP58049925A JP4992583A JPS59174948A JP S59174948 A JPS59174948 A JP S59174948A JP 58049925 A JP58049925 A JP 58049925A JP 4992583 A JP4992583 A JP 4992583A JP S59174948 A JPS59174948 A JP S59174948A
Authority
JP
Japan
Prior art keywords
register
adder
instruction
data selector
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58049925A
Other languages
English (en)
Other versions
JPS6313215B2 (ja
Inventor
Keizo Aoyanagi
恵三 青柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP58049925A priority Critical patent/JPS59174948A/ja
Priority to US06/592,012 priority patent/US4616313A/en
Publication of JPS59174948A publication Critical patent/JPS59174948A/ja
Publication of JPS6313215B2 publication Critical patent/JPS6313215B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/342—Extension of operand address space
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3824—Operand accessing

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Complex Calculations (AREA)
  • Memory System (AREA)
  • Executing Machine-Instructions (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発ｑｕ、命令の解読、オペランドアドレス計算、オ被
うンド−読み出し等を行なう命令処理ユニットと、オペ
ランド等を記憶する記憶ユニットと、制御記憶に格納さ
れたマイクロ命令の指示のもとにオにランドに対し演算
を施す演算ユニツトとを有し、これら各ユニットが並行
して動作しうるパイプライン制御方式の情報処理装置に
関する。
〔発明の技術的背景とその問題点〕
一般に、パイプライン制御方式の情報処理装置において
、主記憶上の連続するアドレスに置かれた大量のデータ
を読み書きするような命令（ＭＯＶＥ命令）や、一定間
隔のアドレスに置かれた大量のデータを読み書きするベ
クトル演算命令を処理する場合は、これらの処理内容が
複雑であるため、このような処理中は命令処理ユニット
の動作を停市させ、殆んどの処理をマイクロプログラム
によシ行なっている。このとき、連続したオにランドア
ドレスあるいは一定間隔のオペランドアドレスの生成は
演算ユニット内の演算器で行なっている。しかしながら
このような演算処理手段においては演算ユニットが本来
のオペランドの演算処理のほかに、オペランドアドレス
の計算をする必要があるため、全体の処理能力が低下す
るという問題があった。
まだ、命令処理ユニ、ト内には、第１図に示すようなオ
ペランドアドレス計算のための回路が設けられ、オペラ
ンドアドレスの指定が高速に成し得るようにしている。
即ち、命令レジスタ１のＯＰコード部で指示された内容
をデコーダ（ＤＥＣ）　６で解読し、その出力でインデ
ックスレジスタ（ｘ：ａ）２６るいはペースレジスタ（
ＢＲ）、ｙの各出力ダート１１．１２を制御することに
よシ加算器（ＡＤＤ）　４の演算対象を制御して、オペ
ランドアドレス計算の結果をアドレスレ・ソスタ（ＡＲ
）、５に生成する動作を高速に成し得るようにしている
。さらに、前記ＭＯＶＥ命令やベクトル演算命令をデコ
ーダ６で解読し、連続あるいは一定間隔のオペランドア
ドレスをデコーダ６の出力制御のもとに逐次求めるよう
な方式も考えられる。しかしながら、一般にＭＯＶＥ命
令やベクトル演算命令はその命令仕様が極めて複雑であ
シ、それらの解読および制御を命令処理ユニット内だけ
で行なうにはハードウェア量が多大になるという欠点が
あった。
〔発明の目的〕
本発明は上記実情に鑑みなされたもので、命令処理をパ
イグ制御で行なう計算機において、主記憶上の連続した
アドレス、又は一定間隔のアドレスに置かれたｒ−夕を
高速で読み書きするととのできる情報処理装置を提供す
ることを目的とする。
〔発明の概要〕
本発明は、命令処理ユニット内のオペランドアドレス計
算回路に若干の回路を付加して、マイクロプログラム制
御の下に、連続したオペランドアドレス、或いは一定間
隔のオペランドアドレスを生成できるようにしたもので
、これにより、既存のハードウェアを有効に用いて、連
続したアドレスにおかれた大量のデータを読み書きする
ＭＯＶＥ命令や、一定間隔をもっておかれた大量のデー
タを扱うベクトル命令を高速に処理することができる。
〔発明の実施例〕
以下第２図を参照して本発明の一実施例を説明する。第
２図は本発明の一実施例によるところの命令ユニット内
のオペランドアドレス計算回路の構成を示すブロック図
である。図中、第１図と同一部分には同一符号を付し、
その説明を省略する。この第１図と同一符号を付した構
成要素は、命令処理を・ぞイノライン制御によシ行なう
際にオペランドアドレス計算を行なうための基本部分と
なる。図中、７は演算ユニット（ＡＵ）、８はこの演算
ユニット７と加算器（ＡＤＤ）　４との間に設けられた
増分レジスタ（ＥＲ）である。２ノ及び２２はそれぞれ
加算器（ＡＤＤ）４の入力側に設けられたデータセレク
タであシ、デコーダ（ＤＥＣ）　６よシ出力される選択
制御信号１２１．１２２に従い、オペランドアドレスレ
ジスタ（ＡＲ）、５、及び増分レジスタ８の各出力をそ
れぞれ選択的に加算器４に入力できるようにしている。
２．？は加算器４の出力側に設けられたデータセレクタ
であり、演算ユニット（ＡＵ）７の出力データを選択的
にオペランドアドレスレジスタ５にセットできるように
している。
ここで一実施例の動作を説明する。ＭＯＶＥ命令や、ベ
クトル演算命令は、主記憶に格納された大量のデータを
成る一定の規則に従って読み出し、演算を施した後Ｋ、
再度書き込むという動作のく少返しＫよシ処理が実行さ
れる。このため、読み書きの対象となる主記憶のアドレ
スを高速に、順次求めてゆく必要がある。ベクトル演算
命令を例に、オペランドデータ群の読み出し動作につい
て説明する。
ベクトル演算命令のオペランドすなわち演算要素は、命
令のＯＰコード或いは他の命令フィールドの補助情報に
よシ、主記憶上のアドレスの間隔（以下要素間隔と称す
）が指定されている。このようなオにランドデータ群を
順次読み出すＫは、第４ランドの初期アドレスに、この
要素間隔を逐次加算し、た値を求めてゆく必要がある。
オにランドの初期アドレス値は、通常・にイノライン制
御のもとに、第２図に示す命令処理ユニット内のアドレ
ス計算回路で求められ、オペランドアドレスレジスタ５
に保持される。
又は、他のマイクログログラムによる処理の後、演ｓユ
＝ット７よジオペランドアドレスレジスタ５に格納され
る１、この際、ｒ−タセレクタ２３は、マイクロ命令の
制御の下に、第２図に示すアドレス計算回路で初期アド
レスが求められる場合、加算器４の出力を選択し、又、
演算ユニット７で初期アドレスが求められる場合、演算
ユニット７の出カｒ−夕を選択する。次にマイクロ命令
の指示にょシベクトルの要素間隔の値を増分レジスタ８
に格納する。そして、選択制御信号１２１にょシｒ−タ
セレクタ２ノがオペランドアドレスレジスタ５の出力を
選択し、選択制御信号１２２にょシデータセレクタ２２
が増分レジスタ８の出力を選択し、更に制御信号１１２
によシ出カゲート１２の出力を禁止するよう、デコーダ
６の状態を固定する。この後、データセレクタ２３−に
て加算器４の出方を選択することによシ、オペランドア
ドレスレジスタ５の取シ込みクロックを１回発生させる
毎Ｋ、オペランドアドレスレジスタ５内のオペランドア
ドレスに増分レジスタ８内の要素間隔が加算されること
になる。１つのマイクロ命令で、（１）、オペランドア
ドレスレジスタ５の取シ込みクロックの制御、（２）、
オペランドの読み書きの制御（動作指示）　、　（３）
、演算ユニットの制御（動作指示）、を同時に行ない、
このマイクロ命令をくシ返すことによって、ベクトルの
データを高速に処理することが可能となる。
又、ＭＯＶＥ命令の場合は、１回の主記憶アクセスで読
み書きできるデータ幅を要素間隔として増分レジスタ８
に入れておけばベクトル演算命令と同様に処理すること
ができる。
上述した如くしてオペランドアドレス計算を実行するこ
とによシ、連続したアドレスに蓋かれた大量のデータを
読み書きするＭＯＶＥ命令や、一定間隔に置かれた大量
のデータを扱うベクトル演算命令を極めて高速に処理す
ることができるようになる。また、上記の命令を処理す
る上で、基本的にはマイクログログラムの指示に従って
動作するだめ、複雑な命令仕様に対しても、それ程ハー
ドウェア量を増やすことなく実現することができる。更
に将来において新しい命令仕様が追加されたとしても、
マイクログログラムを変更するだけで対処することがで
きる。
〔発明の効果〕
以上詳記したように、本発明によれば、命令処理をパイ
プライン制御で行なう情報処理装置において、主記憶上
の連続するアドレス、又は一定間隔のアドレス等におか
れたデータを高速で読み書きでき、これによってＭＯＶ
Ｅ命令、ベクトル演算命令等を極めて高速に処理するこ
とができる。
【図面の簡単な説明】
第１１図は従来の情報処理装置における命令処理ユニッ
ト内のオペランドアドレス計算回路を示すブロック図、
第２図は本発明の一実施例を示すブロック図である。 ４・・・加算器（ＡＤＤ）、５・・・オペランドアドレ
スレジスタ（ＡＲ）、６・・・デコーダ（ＤＥＣ）、７
・・演算＝Ｌニッ）（Ａ、Ｕ）、８・・増分レノスタ（
ＥＲ）、２１，２２．２３・・データセレクタ。

Claims (1)

  1. 【特許請求の範囲】 命令の解読、オ被ランドアドレスの計算、オ被ランドの
    読み出し等を行なう命令処理ユニ。 トと、オにランドデータを記憶する記憶ユニットと、こ
    の記憶ユニットより読み出されたオ被ランドに対し、制
    御記憶に格納されたマイクロ命令の指示のもとに演算を
    施す演算ユニ７）とを有し、これら各ユニットが並行し
    て動作し得るパイノライン制御方式の情報処理装置にお
    いて、前記命令処理ユニ、ト内のオペランドアドレス計
    算回路ｄＳ、加算器と、この加算器の一方入力端に供給
    される情報を選択する第１のデータセレクタ、及び前記
    加算器の他方入力端に供給される情報を選択する第２の
    データセレクタと、前記加算器の加算結果を保持する第
    １のレジスタと、この第１のレジスタと前記加算器との
    間にあって、前記加算器の出力又は前記演算ユニットか
    ら送出される情報を選択する第３のデータセレクタと、
    前記第２のデータセレクタと前記演算ユニットとの間に
    設けられた第２のレジスタと、前記第１のレジスタの出
    力を前記第１のデータセレクタの一方入力端に供給する
    回路とを有し、前記命令処理ユニットが停止状態にある
    とき、箔該命令ユニ、ト内のオペランドアドレス計算回
    路にょシ、マイクロ命令の指示のもとに前記第１．第２
    ．第３のデータセレクタを制御し、前記第１のレジスタ
    の内容と前記第２のレジスタの内容とを前記加算器に供
    給し、前記加算器の出力を前記第１のレジスタに格納で
    きることを特徴とする情報処理装置。
JP58049925A 1983-03-25 1983-03-25 情報処理装置 Granted JPS59174948A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP58049925A JPS59174948A (ja) 1983-03-25 1983-03-25 情報処理装置
US06/592,012 US4616313A (en) 1983-03-25 1984-03-21 High speed address calculation circuit for a pipeline-control-system data-processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58049925A JPS59174948A (ja) 1983-03-25 1983-03-25 情報処理装置

Publications (2)

Publication Number Publication Date
JPS59174948A true JPS59174948A (ja) 1984-10-03
JPS6313215B2 JPS6313215B2 (ja) 1988-03-24

Family

ID=12844587

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58049925A Granted JPS59174948A (ja) 1983-03-25 1983-03-25 情報処理装置

Country Status (2)

Country Link
US (1) US4616313A (ja)
JP (1) JPS59174948A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62298834A (ja) * 1986-06-19 1987-12-25 Matsushita Electric Ind Co Ltd 高速デ−タ処理装置
JPS63157235A (ja) * 1986-12-12 1988-06-30 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン コンピユータ・システムの制御装置
JPS63245526A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 情報処理装置
JPH04260928A (ja) * 1991-01-21 1992-09-16 Mitsubishi Electric Corp データ処理装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU553416B2 (en) * 1984-02-24 1986-07-17 Fujitsu Limited Pipeline processing
JPH0827716B2 (ja) * 1985-10-25 1996-03-21 株式会社日立製作所 データ処理装置及びデータ処理方法
US5187782A (en) * 1986-02-26 1993-02-16 Hitachi, Ltd. Data processing system
JP2554050B2 (ja) * 1986-02-26 1996-11-13 株式会社日立製作所 デ−タ処理方法
JPS62226232A (ja) * 1986-03-28 1987-10-05 Toshiba Corp 分岐先アドレス算出回路
JPS63170736A (ja) * 1987-01-09 1988-07-14 Toshiba Corp マイクロプロセツサ
US5233695A (en) * 1987-03-31 1993-08-03 Kabushiki Kaisha Toshiba Microprocessor with a reduced size microprogram
JPS63253433A (ja) * 1987-04-10 1988-10-20 Hitachi Ltd 演算処理装置
US4833599A (en) * 1987-04-20 1989-05-23 Multiflow Computer, Inc. Hierarchical priority branch handling for parallel execution in a parallel processor
EP0554917B1 (en) * 1987-06-05 1998-05-06 Mitsubishi Denki Kabushiki Kaisha Digital signal processing system having two instruction memories accessed by a processor under control of host
JP2902402B2 (ja) * 1987-09-30 1999-06-07 三菱電機株式会社 データ処理装置
JP2577023B2 (ja) * 1987-12-28 1997-01-29 株式会社日立製作所 情報処理装置のアドレス拡張制御方式
JPH0766324B2 (ja) * 1988-03-18 1995-07-19 三菱電機株式会社 データ処理装置
JPH01269131A (ja) * 1988-04-20 1989-10-26 Hitachi Ltd 命令先行制御方式
US4974146A (en) * 1988-05-06 1990-11-27 Science Applications International Corporation Array processor
US5333287A (en) * 1988-12-21 1994-07-26 International Business Machines Corporation System for executing microinstruction routines by using hardware to calculate initialization parameters required therefore based upon processor status and control parameters
EP0389175A3 (en) * 1989-03-15 1992-11-19 Fujitsu Limited Data prefetch system
JPH063583B2 (ja) * 1990-01-11 1994-01-12 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 命令デコード・サイクル中にアドレスを生成するデジタル・コンピュータおよびその方法
JP2961792B2 (ja) * 1990-03-16 1999-10-12 日本電気株式会社 Ｒａｍアドレス生成回路
JP2861560B2 (ja) * 1991-12-25 1999-02-24 松下電器産業株式会社 データ処理装置
US5832533A (en) * 1995-01-04 1998-11-03 International Business Machines Corporation Method and system for addressing registers in a data processing unit in an indexed addressing mode
US5659785A (en) * 1995-02-10 1997-08-19 International Business Machines Corporation Array processor communication architecture with broadcast processor instructions
WO1997031310A1 (en) * 1996-02-23 1997-08-28 Advanced Micro Devices, Inc. A microprocessor configured to execute instructions which specify increment of a source operand
US6098160A (en) * 1997-10-28 2000-08-01 Microchip Technology Incorporated Data pointer for outputting indirect addressing mode addresses within a single cycle and method therefor
EP0942357A3 (en) 1998-03-11 2000-03-22 Matsushita Electric Industrial Co., Ltd. Data processor compatible with a plurality of instruction formats
US6105126A (en) * 1998-04-30 2000-08-15 International Business Machines Corporation Address bit decoding for same adder circuitry for RXE instruction format with same XBD location as RX format and dis-jointed extended operation code
CN102681822B (zh) * 2011-03-17 2016-06-15 中兴通讯股份有限公司 一种处理器地址缓冲管理的实现装置及方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6055849B2 (ja) * 1975-12-04 1985-12-06 株式会社東芝 命令制御方式
US4079451A (en) * 1976-04-07 1978-03-14 Honeywell Information Systems Inc. Word, byte and bit indexed addressing in a data processing system
JPS5852265B2 (ja) * 1977-01-12 1983-11-21 株式会社日立製作所 デ−タ処理装置
US4172289A (en) * 1977-10-05 1979-10-23 Allen-Bradley Company Programmable controller with programmable I/O scan rate
JPS5466048A (en) * 1977-11-07 1979-05-28 Hitachi Ltd Information processor
US4363091A (en) * 1978-01-31 1982-12-07 Intel Corporation Extended address, single and multiple bit microprocessor
US4307447A (en) * 1979-06-19 1981-12-22 Gould Inc. Programmable controller
JPS5621240A (en) * 1979-07-27 1981-02-27 Hitachi Ltd Information processor
JPS5811021B2 (ja) * 1981-07-13 1983-03-01 株式会社東芝 オゾン電極

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62298834A (ja) * 1986-06-19 1987-12-25 Matsushita Electric Ind Co Ltd 高速デ−タ処理装置
JPS63157235A (ja) * 1986-12-12 1988-06-30 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン コンピユータ・システムの制御装置
JPS63245526A (ja) * 1987-03-31 1988-10-12 Toshiba Corp 情報処理装置
JPH04260928A (ja) * 1991-01-21 1992-09-16 Mitsubishi Electric Corp データ処理装置

Also Published As

Publication number Publication date
US4616313A (en) 1986-10-07
JPS6313215B2 (ja) 1988-03-24

Similar Documents

Publication Publication Date Title
JPS59174948A (ja) 情報処理装置
JPS6217252B2 (ja)
US4954947A (en) Instruction processor for processing branch instruction at high speed
JP3237858B2 (ja) 演算装置
JPH03286332A (ja) デジタルデータ処理装置
US4812970A (en) Microprogram control system
JP2553200B2 (ja) 情報処理装置
JP2793357B2 (ja) 並列演算装置
JP2842930B2 (ja) 半導体集積回路試験装置のテストプロセッサに用いられる命令読み出し回路
JP3088956B2 (ja) 演算装置
JPH0517574B2 (ja)
JPH0218732B2 (ja)
JPH0546389A (ja) 並列処理装置
JPS6116334A (ja) デ−タ処理装置
JP3392413B2 (ja) ２レベルマイクロ制御方式及び方法
JPS5971542A (ja) 演算処理装置
JPH06332701A (ja) 情報処理装置
JPS59208672A (ja) ベクトル処理装置
JPS6028014B2 (ja) マイクロプロセツサ
JPH0222417B2 (ja)
JPH0512009A (ja) デイジタル信号処理装置
JPH01147723A (ja) 情報処理装置のパイプライン処理方式
JPH0758459B2 (ja) マイクロプログラム制御装置
JPH0792902A (ja) プログラマブルコントローラ
JPH03229324A (ja) 情報処理装置