JPH04260928A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は１つの命令で複数回のオ
ペランドアドレス計算を行う機構を備えたデータ処理装
置に関し、更に詳述すれば、複数のデータを処理する複
数データ操作命令の複数のオペランドのアドレス計算を
行うオペランドアドレス計算機構と命令実行機構とを備
え、複数オペランドのアドレス計算を命令実行に先立っ
て行うデータ処理装置に関する。

【０００２】

【従来の技術】従来のデータ処理装置では、高級言語に
よるサブルーチンの入口でスタックフレームの形成とレ
ジスタの退避処理とを行う　ＥＮＴＥＲ命令、あるいは
高級言語によるサブルーチンの出口でスタックフレーム
の解放及びレジスタの復帰処理を行うＥＸＩＴＤ命令、
更には複数のデータをメモリから複数のレジスタへロー
ドする　ＬＤＭ命令及び複数のデータを複数のレジスタ
からメモリへストアする　ＳＴＭ命令などの高機能命令
を処理する場合は、各データのアドレスはこれらの命令
を実行する時点でマイクロプログラムにより逐次的に計
算されていた。このため上述の如き高機能命令はマイク
ロプログラムにより複数の処理に分解されてハードウェ
アが各マイクロプログラムステップを逐次的に実行する
ことにより実行されていた。

【０００３】マイクロプログラムを用いて１つの命令を
複数の処理に分解して実行する上述のようなデータ処理
装置は古くから知られており、例えば「Ｊ．　Ｌ．　Ｈ
ｅｎｎｅｓｓｙ　ａｎｄＤ．　Ａ．　Ｐａｔｔｅｒｓｏ
ｎ，”Ｃｏｍｐｕｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ　
Ａ　Ｑｕａｎｔｉｔａｔｉｖｅ　Ａｐｐｒｏａｃｈ，”
　ＭｏｒｇａｎＫａｕｆｍａｎｎ　Ｐｕｂｌｉｓｈｅｒ
ｓ，Ｉｎｃ．　１９９０．」の第５．５章に詳細に記述
されている。

【０００４】また、高機能命令の複数のオペランドのア
ドレス計算をマイクロプログラムで複数の処理に分解し
て実行するデータ処理装置は例えば特願平２−２３１９
６６号の発明に詳細に開示されている。

【０００５】

【発明が解決しようとする課題】上述のような高機能命
令をマイクロプログラムで複数の処理に分解して実行す
る従来のデータ処理装置では、命令をパイプライン処理
する機構を備えている場合においても、高機能命令はす
べて実行ステージのみで処理され、オペランドのアドレ
ス計算を行うステージ及びオペランドのフェッチを行う
ステージは全く何らの処理も行わないかまたはどほとん
ど何らの処理も行わない。

【０００６】従来のデータ処理装置では、高機能命令に
対しては命令実行ステージのマイクロプログラムにより
大きく分けて前処理，　実処理及び後処理の３段階に分
解して処理を行っている。これらの内の前処理と後処理
とは高機能命令で指定されている本来要求されるべき処
理ではなく、ハードウェアに依存して定まるオーバーヘ
ッドである。

【０００７】具体的にはたとえば、”１”　と”０”　
とのビット列で示されているレジスタリストに従って複
数のデータをメモリからレジスタにロードする複数デー
タロード命令では、この命令の本来の処理であるメモリ
からレジスタへのデータ転送処理の前処理として、オペ
ランドのアドレスを計算したり、オペランドアドレスを
アドレス出力用レジスタに転送してメモリアクセスの準
備をするなどの前処理が必要である。

【０００８】また実処理の段階においても、複数のメモ
リオペランドのアドレスを次々に計算しつつオペランド
をアクセスするため、命令実行段階で専用の加算器及び
カウンタなどを用いて１つ前のオペランドのアクセスと
次のオペランドのアドレス計算とを同時に行うなどの複
雑な制御をマイクロプログラムで行っている。

【０００９】従来のデータ処理装置では、例えば上述の
場合の様に高機能命令を実行する場合にはオペランドの
アドレス計算あるいはメモリアクセスの準備などの処理
が必要なため、このような処理のために本来の処理以外
に余分な時間が必要になり、この時間が高機能命令の高
速実行を妨げる要因となっていた。

【００１０】本発明はこのような事情に鑑みてなされた
ものであり、複数のデータを処理する命令の複数のオペ
ランドのアドレス計算を行うオペランドアドレス計算機
構と命令実行機構とを備えて、複数オペランドのアドレ
ス計算を命令実行に先立って行うことにより、上述のよ
うな命令を高効率で実行可能なデータ処理装置の提供を
目的とする。

【００１１】

【課題を解決するための手段】本発明のデータ処理装置
は、命令をデコードする命令デコード部と、加算器と加
算結果を保持する出力ラッチとを有していて命令デコー
ド部が出力するアドレス計算制御コードに従って複数の
メモリオペランドのアドレスを計算するオペランドアド
レス計算部と、オペランドアドレス計算部が出力するオ
ペランドのアドレスと命令デコード部が出力する演算制
御コードとに従って命令を実行する命令実行部とを備え
ている。

【００１２】

【作用】本発明のデータ処理装置では、第１のメモリオ
ペランドに対する第１の処理と第２のメモリオペランド
に対する第２の処理とを含む複数の処理を実行する命令
の処理に際して、命令デコード部がこの命令を複数の処
理単位に分解してデコードして第１のアドレス計算制御
コード、第１の演算制御コード、第２のアドレス計算制
御コード及び第２の演算制御コードを出力し、オペラン
ドアドレス計算部が、命令デコード部が出力する第１の
アドレス計算制御コードに従って第１のメモリオペラン
ドのアドレスである第１のアドレスを計算して出力ラッ
チに保持すると共に命令実行部へ出力し、更に命令デコ
ード部が出力する第２のアドレス計算制御コードに従っ
て出力ラッチに保持されている第１のアドレスに基づい
て第２のメモリオペランドのアドレスである第２のアド
レスを計算して命令実行部へ出力し、命令実行部が、オ
ペランドアドレス計算部が出力する第１のアドレスと命
令デコード部が出力する第１の演算制御コードとに従っ
て第１の処理を行い、オペランドアドレス計算部が出力
する第２のアドレスと命令デコード部が出力する第２の
演算制御コードとに従って第２の処理を行う。

【００１３】

【実施例】以下、本発明をその実施例を示す図面を参照
して詳述する。

【００１４】（１）「本発明のデータ処理装置を用いた
システムの構成」図６は本発明のデータ処理装置を用い
たシステムの構成例を示すブロック図である。

【００１５】本実施例では、本発明のデータ処理装置１
００，　　命令キャッシュ１０６，　　データキャッシ
ュ１０７　及び１０８，　　主メモリ１０９　がアドレ
スバス１０１，　　データバス１０２，　　命令バス１
０３，　　メモリアドレスバス１０４，　　メモリデー
タバス１０５　で結合されている。

【００１６】アドレスバス１０１　は本発明のデータ処
理装置１００から出力されるアドレスを命令キャッシュ
１０６　とデータキャッシュ１０７，　１０８とに入力
する。命令バス１０３　は命令キャッシュ１０６　から
出力される命令コードを本発明のデータ処理装置１００
　へ転送する。データバス１０２　は本発明のデータ処
理装置１００　から出力されたデータをデータキャッシ
ュ１０７，　１０８へ転送したりあるいはデータキャッ
シュ１０７，　１０８から出力されたデータを本発明の
データ処理装置１００　へ転送したりする。メモリアド
レスバス１０４　は命令キャッシュ１０６　またはデー
タキャッシュ１０７，　１０８から出力されるアドレス
を主メモリ１０９　へ転送する。メモリデータバス１０
５　は主メモリ１０９と命令キャッシュ１０６　または
データキャッシュ１０７，　１０８との間で命令または
データを転送する。

【００１７】命令キャッシュ１０６，データキャッシュ
１０７，　１０８がミスした場合はそれぞれのキャッシ
ュがメモリアドレスバス１０４　とメモリデータバス１
０５　とのバス権を調停して主メモリ１０９　をアクセ
スする。

【００１８】データキャッシュ１０７，　１０８は本発
明のデータ処理装置１００　の側では６４ビットのバス
に結合しているため、２つのチップが協調して動作する
。各６４ビットデータの上位３２ビットのデータをデー
タキャッシュ１０７　が、下位３２ビットのデータをデ
ータキャッシュ１０８　がそれぞれ分担して受持つ。

【００１９】以下、本発明のデータ処理装置１００　の
命令体系及び処理機構について最初に説明し、次に複数
個のレジスタ中のデータを転送する命令である　ＬＤＭ
命令，　　ＳＴＭ命令，ＥＮＴＥＲ命令，ＥＸＩＴＤ命
令を実行した場合の動作を例として、本発明のデータ処
理装置を特徴付ける１命令を複数の処理単位に分解して
行われるパイプライン処理動作の詳細を説明する。

【００２０】（２）「本発明のデータ処理装置の命令フ
ォーマット」本発明のデータ処理装置の命令は１６ビッ
ト単位で可変長となっており、奇数バイト長の命令はな
い。

【００２１】本発明のデータ処理装置では高頻度に使用
される命令を短いフォーマットとするために特に工夫さ
れた命令フォーマット体系を有する。例えば、２オペラ
ンド命令に対して、基本的に「４バイト」＋「拡張部」
の構成を有し、全てのアドレッシングモードが利用可能
な一般形フォーマットと、頻度の高い命令とアドレッシ
ングモードとのみを使用可能な短縮形フォーマットとの
２つのフォーマットがある。

【００２２】図９乃至図１３に示す本発明のデータ処理
装置の命令フォーマット中に現われる記号の意味は以下
の如くである。 −：オペレーションコードが入る部分 Ｅａ：８ビットの一般形のアドレッシングモードでオペ
ランドを指定する部分 Ｓｈ　：６ビットの短縮形のアドレッシングモードでオ
ペランドを指定する部分 Ｒｎ：レジスタファイル上のオペランドをレジスタ番号
で指定する部分

【００２３】フォーマットは、図９に示す如く、右側が
　ＬＳＢ側で且つ高いアドレスになっている。アドレス
ＮとアドレスＮ＋１との２バイトを見ないと命令フォー
マットが判別できないようになっているが、これは、命
令が必ず１６ビット（ハーフワード）単位でフェッチ，
　デコードされることを前提としているためである。

【００２４】本発明のデータ処理装置の命令では、いず
れのフォーマットの場合も、各オペランドのＥａまたは
Ｓｈの拡張部は必ずそのＥａまたはＳｈの基本部を含む
１６ビット　（ハーフワード）　の直後に配置される。 これは、命令により暗黙に指定される即値データあるい
は命令の拡張部に優先する。従って、４バイト以上の命
令では、Ｅａの拡張部により命令のオペレーションコー
ドが分断される場合がある。

【００２５】また、後述するように、多段間接モードに
おいてＥａの拡張部に更に拡張部が付加される場合にも
次の命令オペレーションコードよりもそちらの方が優先
される。例えば、第１ハーフワードにＥａ１を含み、第
２ハーフワードにＥａ２を含み、第３ハーフワードまで
ある６バイト命令の場合について考える。なおここでは
、Ｅａ１に多段間接モードを使用したため、普通の拡張
部の他に多段間接モードの拡張部も付加されるものとす
る。この場合、実際の命令ビットパターンは、命令の第
１ハーフワード（Ｅａ１の基本部を含む），　　Ｅａ１
の拡張部，　Ｅａ１の多段間接モード拡張部，　命令の
第２ハーフワード（Ｅａ２の基本部を含む），　　Ｅａ
２の拡張部，　命令の第３ハーフワードの順となる。

【００２６】（２．１）　「短縮形２オペランド命令」
図１０は２オペランド命令の短縮形フォーマットを示す
模式図である。このフォーマットにはソースオペランド
側がメモリとなるＬ−ｆｏｒｍａｔとデスティネーショ
ンオペランド側がメモリとなるＳ−ｆｏｒｍａｔとがあ
る。

【００２７】Ｌ−ｆｏｒｍａｔでは、Ｓｈはソースオペ
ランドの指定フィールドを、Ｒｎはデスティネーション
オペランドのレジスタの指定フィールドを、ＲＲはＳｈ
のオペランドサイズの指定フィールドをそれぞれ表す。 レジスタ上に置かれたデスティネーションオペランドの
サイズは３２ビットに固定されている。レジスタ側とメ
モリ側とのサイズが異なり、且つソース側のサイズが小
さい場合に符号拡張が行われる。

【００２８】Ｓ−ｆｏｒｍａｔでは、Ｓｈはデスティネ
ーションオペランドの指定フィールドを、Ｒｎはソース
オペランドのレジスタ指定フィールドを、ＲＲはＳｈの
オペランドサイズの指定フィールドをそれぞれ表す。レ
ジスタ上に置かれたソースオペランドのサイズは３２ビ
ットに固定されている。レジスタ側とメモリ側とのサイ
ズが異なり且つソース側のサイズが大きい場合は、オー
バフローした部分の切捨てとオーバーフローチェックと
が行われる。

【００２９】（２．２）　「一般形１オペランド命令」
図１１は１オペランド命令の一般形フォーマット（Ｇ１
−ｆｏｒｍａｔ）　を示す模式図である。このフォーマ
ットでは、ＭＭはオペランドサイズの指定フィールドを
表している。一部のＧ１−ｆｏｒｍａｔ　命令ではＥａ
の拡張部以外にも拡張部を有する。また、ＭＭフィール
ドを使用しない命令もある。

【００３０】（２．３）　「一般形２オペランド命令」
図１２は２オペランド命令の一般形フォーマットを示す
模式図である。このフォーマットに含まれるのは、８ビ
ットで指定される一般形アドレッシングモードのオペラ
ンドが最大２つ存在する命令である。オペランドの総数
自体は３つ以上になる場合もある。

【００３１】このフォーマットにおいて、　ＥａＭはデ
スティネーションオペランドの指定フィールドを、ＭＭ
はデスティネーションオペランドサイズの指定フィール
ドを、　ＥａＲはソースオペランド指定フィールドを、
ＲＲはソースオペランドサイズの指定フィールドをそれ
ぞれ表している。一部の一般型フォーマット命令では　
ＥａＭ及びＥａＲの拡張部以外にも拡張部がある。

【００３２】図１３はショートブランチ命令のフォーマ
ットを示す模式図である。このフォーマットでは、ｃｃ
ｃｃは分岐条件指定フィールドを、ｄｉｓｐ：８はジャ
ンプ先との変位指定フィールドをそれぞれ表している。 本発明のデータ処理装置では、８ビットで変位を指定す
る場合にはビットパターンでの指定値を２倍して変位値
とする

【００３３】（２．４）　「アドレッシングモー
ド」本発明のデータ処理装置の命令のアドレッシングモ
ード指定方法には、レジスタを含めて６ビットで指定す
る短縮形と８ビットで指定する一般形とがある。

【００３４】未定義のアドレッシングモードを指定した
場合、あるいは意味的に考えて明らかに不合理なアドレ
ッシングモードの組合わせが指定された場合には、未定
義命令を実行した場合と同様に予約命令例外が発生して
例外処理が起動される。これに該当するのは、デスティ
ネーションが即値モードである場合、アドレス計算を伴
うべきアドレッシングモード指定フィールドで即値モー
ドが使用された場合などである。

【００３５】図１４乃至図２４に示すフォーマットの模
式図において使用されている記号の意味は以下の如くで
ある。 Ｒｎ：レジスタ指定 （Ｓｈ）：６ビットの短縮形アドレッシングモードでの
指定方法 （Ｅａ）：８ビットの一般形アドレッシングモードでの
指定方法 なお、各フォーマットの模式図において破線にて表され
ている部分は拡張部を示す。

【００３６】（２．４．１）　「基本アドレッシングモ
ード」本発明のデータ処理装置の命令は種々のアドレッ
シングモードをサポートする。それらの内、本発明のデ
ータ処理装置でサポートする基本アドレッシングモード
には、レジスタ直接モード，　レジスタ間接モード，　
レジスタ相対間接モード，即値モード，　　絶対モード
，　ＰＣ相対間接モード，　スタックポップモード，　
スタックプッシュモードがある。

【００３７】レジスタ直接モードは、レジスタの内容を
そのままオペランドとするアドレッシングモードである
。フォーマットの模式図を図１４に示す。図中、Ｒｎは
汎用レジスタまたは　ＦＰＵレジスタの番号を示す。

【００３８】レジスタ間接モードは、汎用レジスタの内
容をアドレスとするメモリの内容をオペランドとするア
ドレッシングモードである。フォーマットの模式図を図
１５に示す。図中、Ｒｎは汎用レジスタの番号を示す。

【００３９】レジスタ相対間接は、ディスプレースメン
ト値が１６ビットであるか３２ビットであるかにより２
種類に分かれる。いずれも、汎用レジスタの内容に１６
ビットまたは３２ビットのディスプレースメント値を加
えた値をアドレスとするメモリの内容をオペランドとす
るアドレッシングモードである。フォーマットの模式図
を図１６に示す。図中、Ｒｎは汎用レジスタの番号を示
す。ｄｉｓｐ：１６とｄｉｓｐ：３２とは、それぞれ１
６ビットのディスプレースメント値，　３２ビットのデ
ィスプレースメント値を示す。ここでのディスプレース
メント値は符号付きとして扱われる。

【００４０】即値モードは、命令コード中で指定される
ビットパターンをそのまま２進数と見なしてオペランド
とするアドレッシングモードである。フォーマットの模
式図を図１７に示す。図中、　ｉｍｍ＿ｄａｔａは即値
を示す。　ｉｍｍ＿ｄａｔａのサイズは、オペランドサ
イズとして命令中で指定される。

【００４１】絶対モードは、アドレス値が１６ビットで
示されるか３２ビットで示されるかにより２種類に分か
れる。いずれも、命令コード中で指定される１６ビット
または３２ビットのビットパターンをアドレスとしたメ
モリの内容をオペランドとするアドレッシングモードで
ある。 フォーマットの模式図を図１８に示す。図中、ａｂｓ：
１６とａｂｓ：３２とは、それぞれ１６ビット，　３２
ビットのアドレス値を示す。ａｂｓ：１６にてアドレス
が示される場合は指定されたアドレス値が３２ビットに
符号拡張される。

【００４２】ＰＣ相対間接モードは、ディスプレースメ
ント値が１６ビットであるか３２ビットであるかにより
２種類に分かれる。いずれも、プログラムカウンタの内
容に１６ビットまたは３２ビットのディスプレースメン
ト値を加えた値をアドレスとするメモリの内容をオペラ
ンドとするアドレッシングモードである。フォーマット
の模式図を図１９に示す。図中、ｄｉｓｐ：１６とｄｉ
ｓｐ：３２とは、それぞれ、１６ビットのディスプレー
スメント値，　３２ビットのディスプレースメント値を
示す。ここではディスプレースメント値は符号付きとし
て扱われる。ＰＣ相対間接モードにおいて参照されるプ
ログラムカウンタの値は、そのオペランドを含む命令の
先頭アドレスである。多段間接アドレッシングモードに
おいてプログラムカウンタの値が参照される場合にも、
同様に命令の先頭のアドレスがＰＣ相対の基準値として
使用される。

【００４３】スタックポップモードはスタックポインタ
（ＳＰ）の内容をアドレスとするメモリの内容をオペラ
ンドとするアドレッシングモードである。オペランドア
クセス後にＳＰがオペランドサイズだけインクリメント
される。例えば、３２ビットデータが扱われる場合には
、オペランドアクセス後にＳＰが＋４だけ更新される。 ８，　１６，　６４ビットのサイズのオペランドに対す
るスタックポップモードの指定も可能であり、それぞれ
ＳＰが＋１，＋２，＋８だけ更新される。フォーマット
の模式図を図２０に示す。オペランドに対してスタック
ポップモードが意味を持たない場合には予約命令例外が
発生する。具体的に予約命令例外となるのは、　ｗｒｉ
ｔｅオペランド，　ｒｅａｄ−　ｍｏｄｉｆｙ−ｗｒｉ
ｔｅオペランドに対するスタックポップモード指定であ
る。

【００４４】スタックプッシュモードは、ＳＰの内容を
オペランドサイズだけデクリメントした内容をアドレス
とするメモリの内容をオペランドとするアドレッシング
モードである。スタックプッシュモードではオペランド
アクセス前にＳＰがデクリメントされる。例えば、３２
ビットデータが扱われる場合には、オペランドアクセス
前にＳＰが−４だけ更新される。８，　１６，　６４ビ
ットのサイズのオペランドに対するスタックプッシュモ
ードの指定も可能であり、それぞれＳＰが−１，−２，
−８だけ更新される。フォーマットの模式図を図２１に
示す。オペランドに対してスタックプッシュモードが意
味を持たない場合には予約命令例外が発生される。具体
的に予約命令例外となるのは、ｒｅａｄオペランド，　
ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅ　オペランドに対
すスタックプッシュモード指定である。

【００４５】（２．４．２）　「多段間接アドレッシン
グモード」複雑なアドレッシングも基本的には加算と間
接参照との組合わせに分解することが可能である。従っ
て、加算と間接参照とのオペレーションをアドレッシン
グのプリミティブとして与えておき、それらを任意に組
合わせることができれば、どのような複雑なアドレッシ
ングモードも実現可能になる。

【００４６】本発明のデータ処理装置の命令の多段間接
アドレッシングモードは上述のような考え方に基づいた
アドレッシングモードである。複雑なアドレッシングモ
ードは、モジュール間のデータ参照あるいは　ＡＩ（人
工知能）　言語の処理系に特に有用である。

【００４７】多段間接アドレッシングモードを指定する
場合、基本アドレッシングモード指定フィールドではレ
ジスタベース多段間接モード，　ＰＣベース多段間接モ
ード，　絶対ベース多段間接モードの３種類の指定方法
の内のいずれか１つを指定する。

【００４８】レジスタベース多段間接モードは汎用レジ
スタの値を拡張する多段間接アドレッシングのベース値
とするアドレッシングモードである。フォーマットの模
式図を図２２に示す。図中、Ｒｎは汎用レジスタの番号
を示す。

【００４９】ＰＣベース多段間接モードはプログラムカ
ウンタの値を拡張する多段間接アドレッシングのベース
値とするアドレッシングモードである。フォーマットの
模式図を図２３に示す。

【００５０】絶対ベース多段間接モードはゼロを拡張さ
れる多段間接アドレッシングのベース値とするアドレッ
シングモードである。フォーマットの模式図を図２４に
示す。

【００５１】拡張される多段間接モード指定フィールド
は１６ビットを単位としており、これが任意回反復して
付加される。１段の多段間接アドレッシングモードによ
り、ディスプレースメントの加算，インデクスレジスタ
のスケーリング　（×１，×２，×４，×８）　と加算
，　メモリの間接参照を行う。多段間接モードのフォー
マットの模式図を図２５に示す。各フィールドは以下に
示す意味を有する。

【００５２】Ｅ＝０　：多段間接モード継続Ｅ＝１　：
アドレス計算終了 ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　ｏｆ　ｏｐｅｒａｎ
ｄＩ＝０　：メモリ間接参照なし ｔｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　Ｓｃａｌｅ　＝
＝＞　ｔｍｐＩ＝１　：メモリ間接参照あり ｍｅｍ［ｔｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　Ｓｃａ
ｌｅ　］　＝＝＞　ｔｍｐＭ＝０　：　＜Ｒｘ＞　をイ
ンデクスとして使用Ｍ＝１　：特殊なインデクス ＜Ｒｘ＞＝０　　インデクス値を加算しない（Ｒｘ＝０
）＜Ｒｘ＞＝１　　プログラムカウンタをインデクス値
として使用（Ｒｘ＝ＰＣ） ＜Ｒｘ＞＝２〜　　ｒｅｓｅｒｖｅｄ Ｄ＝０　：多段間接アドレッシングモード中の４ビット
のフィールドｄ４の値を４倍してディスプレースメント
値とし、これを加算する。ｄ４は符号付きとして扱われ
、オペランドのサイズとは関係なく必ず４倍して使用す
る。 Ｄ＝１　：多段間接アドレッシングモードの拡張部で指
定されたｄｉｓｐｘ（１６／３２　ビット）をディスプ
レースメント値とし、これを加算する。拡張部のサイズ
はｄ４フィールドで指定する。 ｄ４＝０００１　　　ｄｉｓｐｘは１６ビットｄ４＝０
０１０　　　ｄｉｓｐｘは３２ビットＸＸ　　：インデ
クスのスケール　（ｓｃａｌｅ　＝　１／２／４／８）

【００５３】プログラムカウンタに対して×２，　×４
，　×８のスケーリングを行った場合には、その段の処
理終了後の中間値（ｔｍｐ）　として不定値が入る。こ
の多段間接アドレッシングモードによって得られる実効
アドレスは予測できない値となるが、例外は発生しない
。プログラムカウンタに対するスケーリングの指定は禁
じられている。

【００５４】多段間接アドレッシングモードによる命令
フォーマットのバリエーションを図２６，　図２７の模
式図に示す。図２６は多段間接アドレッシングモードが
継続するか終了するかのバリエーションを、図２７はデ
ィスプレースメントのサイズのバリエーションをそれぞ
れ示す。

【００５５】任意段数の多段間接アドレッシングモード
が利用できればコンパイラの中で段数による場合分けが
不要になるので、コンパイラの負担が軽減されるという
メリットがある。多段の間接参照の頻度が非常に少ない
としても、コンパイラとしては必ず正しいコードを発生
できなければならないからである。このため、フォーマ
ット上、任意の段数が可能になっている。

【００５６】（２．５．１）　「レジスタの退避命令と
復帰命令」本発明のデータ処理装置１００　は複数のレ
ジスタの内容をスタック領域等のメモリ領域に退避させ
る命令である　ＳＴＭ命令と、スタック領域等のメモリ
領域に退避されている複数のレジスタの内容を復帰させ
る　ＬＤＭ命令とを備えている。

【００５７】ＬＤＭ命令のフォーマットは図２８の模式
図に示されている。　ＬＤＭ命令ではｓｒｃｓフィール
ドで示されているアドレッシングモードに従って計算さ
れたアドレスのメモリから　ｒｅｇｌｉｓｔフィールド
で示されたレジスタへデータが転送さるる。転送される
べきデータを格納するレジスタは　ｒｅｇｌｉｓｔフィ
ールドによりビットパタンで示される。各レジスタに転
送されるデータはそれぞれ４バイトである。

【００５８】ＳＴＭ命令のフォーマットは図２９の模式
図に示されている。　ＳＴＭ命令では、ｒｅｇｌｉｓｔ
　フィールドで示されているレジスタ中のデータが　ｄ
ｅｓｔｓフィールドで示されたアドレッシングモードに
従って計算されたアドレスのメモリへ転送される。転送
すべきデータを格納しているレジスタは　ｒｅｇｌｉｓ
ｔフィールドによりビットパタンで示される。

【００５９】図２９に示す如く、　ＳＴＭ命令の　ｒｅ
ｇｌｉｓｔフィールドの意味はｄｅｓｔｓ　フィールド
で示されるアドレッシングモードにより異なる。これは
複数個のレジスタ内容がメモリに格納される場合に、大
きな番号のレジスタが常に大きな番地に格納されるよう
に統一するためである。各レジスタから転送されるデー
タはそれぞれ４バイトである。

【００６０】（２．５．２）　「スタックフレーム形成
命令と解放命令」本発明のデータ処理装置１００　は上
述の　ＳＴＭ命令及び　ＬＤＭ命令の他、高級言語によ
るサブルーチンの入口でのスタックフレームの形成とレ
ジスタの退避処理を行う　ＥＮＴＥＲ命令及び高級言語
によるサブルーチンの出口でのスタックフレームの解放
とレジスタの復帰処理を行う　ＥＸＩＴＤ命令を備えて
いる。

【００６１】ＥＮＴＥＲ命令のフォーマットを図３０の
模式図に示す。　ＥＮＴＥＲ命令の処理は図３０のオペ
レーションに示す通りである。

【００６２】まず、フレームポインタＦＰをスタックに
プッシュし、スタックポインタＳＰをＦＰへ転送する。 更に、ＳＰ値から　ｌｓｉｚｅ値を減算してローカル変
数領域をスタックに確保し、レジスタリストに示された
レジスタをスタックに退避する。　ＥＮＴＥＲ命令のレ
ジスタリストでは図３０中に示す如く、レジスタＲ１４
　とレジスタＲ１５　とは指定することが出来ない。

【００６３】なお、　ＥＮＴＥＲ命令のフォーマットに
は　ｌｓｉｚｅ値を８ビットの即値で指定するＥフォー
マットと、一般形アドレッシングモードで指定するＧフ
ォーマットとの２種類がある。

【００６４】ＥＸＩＴＤ命令のフォーマットを図３１に
示す。　ＥＸＩＴＤ命令の処理は図３１のオペレーショ
ンに示す通りである。

【００６５】ＥＸＩＴＤ命令では、レジスタリストに従
ってスタックからレジスタを復帰し、ＳＰをＦＰから復
帰してローカル変数領域を解放し、スタックから旧ＦＰ
を復帰してサブルーチンリターンを行った後にＳＰ値に
　ａｄｉｓｐ値を加算してサブルーチンのパラメータを
解放する。　ＥＸＩＴＤ命令のレジスタリストでは図３
１中に示す如く、レジスタＲ１４　とレジスタＲ１５　
とは指定することは出来ない。

【００６６】なお、　ＥＸＩＴＤ命令のフォーマットに
は　ａｄｊｓｐ値を８ビットの即値で指定するＥフォー
マットと、一般形アドレッシングモードで指定するＧフ
ォーマットとの２種類がある。

【００６７】（３）　「本発明のデータ処理装置の機能
ブロックの構成」図４は本発明のデータ処理装置１００
　の構成を示すブロック図である。

【００６８】本発明のデータ処理装置の内部を機能的に
大きく分けると、命令入力部１１０，命令フェッチ部１
１１，　　命令デコード部１１２，　　第１マイクロＲ
ＯＭ　部１１３，　　第２マイクロＲＯＭ　部１１４，
　　オペランドアドレス計算部１１５，　　ＰＣ計算部
１１６，　　整数演算部１１７，　　浮動小数点演算部
１１８，　　アドレス入出力部１１９，　　オペランド
アクセス部１２０，データ入出力部１２１　に分かれる
。

【００６９】アドレス入出力部１１９　をアドレスバス
１０１　に結合し、データ入出力部１２１　をデータバ
ス１０２　に結合し、命令入力部１１０　を命令バス１
０３　に結合することにより図６に示すシステム構成を
とることができる。

【００７０】（３．１）　「命令入力部」命令入力部１
１０　は外部の命令バス１０３　から３２ビット単位で
命令コードを本発明のデータ処理装置１００　に入力す
る。命令キャッシュ１０６　のアクセス方法には、１つ
のアドレスに対して３２ビットの命令コードをアクセス
する標準アクセスモードと、１つのアドレスに対して４
回連続で３２ビットの命令コードをアクセスするクワッ
ドアクセスモードとがあり、いずれの場合も命令入力部
１１０　は入力した命令コードを命令フェッチ部１１１
　へ出力する。

【００７１】（３．２）　「命令フェッチ部」命令フェ
ッチ部１１１　には、命令アドレスのアドレス変換機構
，　内蔵命令キャッシュ，　命令用ＴＬＢ，　　命令キ
ュー及びそれらの制御部等が備えられている。

【００７２】命令フェッチ部１１１　は、次にフェッチ
すべき命令のＰＣ値を物理アドレスに変換し、内蔵命令
キャッシュから命令コードをフェッチして命令デコード
部１１２　へ出力する。内蔵命令キャッシュがミスした
場合にはアドレス入出力部１１９　へ物理アドレスを出
力し、外部へ命令アクセスを要求し、命令入力部１１０
　を通じて入力された命令コードを内蔵命令キャッシュ
に登録する。

【００７３】次にフェッチすべき命令のＰＣ値は命令キ
ューに入力すべき命令のＰＣ値として専用のカウンタで
計算される。ジャンプが発生した場合は、新たな命令の
ＰＣ値がオペランドアドレス計算部１１５，　　ＰＣ計
算部１１６，　　整数演算部１１７　等から転送されて
来る。

【００７４】命令用ＴＬＢ　がミスした場合のページン
グによるアドレス変換及び命令用ＴＬＢ　の更新も命令
フェッチ部１１１　の内部にある制御回路により行われ
る。

【００７５】また、本発明のデータ処理装置１１０　が
バスウォッチモードである場合は、アドレス入出力部１
１９　を通じて入力された物理アドレスがヒットした内
蔵命令キャッシュのエントリが無効化される。

【００７６】（３．３）　「命令デコード部」命令デコ
ード部１１２　では基本的に１６ビット　（ハーフワー
ド）　単位で命令コードをデコードする。このブロック
には図１に示す如くオペレーションコードをデコードす
るデコーダ，　アドレッシングモードをデコードするＤ
ステージデコード部２２，　アドレッシングモードに従
ってディスプレイスメント及び即値の処理を行うディス
プレイスメント出力部２１，　レジスタリストに含まれ
るセットされたビット（”１”のビット）数を計算する
ビット数計数回路２３ビット数計数回路２３が含まれて
いる。

【００７７】また、Ｄステージデコード部２２の出力を
更にデコードしてマイクロＲＯＭ　のエントリアドレス
を出力するＡステージデコード部２４，レジスタリスト
からセットされたビットに対応するレジスタ番号をエン
コードするプライオリティエンコード部２５，　転送オ
ペランド数カウンタ２６も備えられている。これらのブ
ロックは命令の後段デコードを処理する。

【００７８】命令フェッチ部１１１　から出力された命
令コードはパイプライン処理により１クロックにつき０
〜６バイトがデコードされる。デコード結果の内、整数
演算部１１７　での演算に関係する情報が第１マイクロ
ＲＯＭ　部１１３　ヘ、浮動小数点演算部１１８での演
算に関係する情報が第２マイクロＲＯＭ　部１１４　へ
、オペランドアドレス計算に関係する情報がオペランド
アドレス計算部１１５　へ、ＰＣ計算に関係する情報が
ＰＣ計算部１１６　へ、それぞれ出力される。

【００７９】（３．４）　「第１マイクロＲＯＭ　部」
第１マイクロＲＯＭ　部１１３　には、整数演算部１１
７　の制御を行う種々のマイクロプログラムルーチンが
格納されているマイクロＲＯＭ，　　マイクロシーケン
サ，　マイクロ命令デコーダ等が備えられている。マイ
クロ命令はマイクロＲＯＭ　から１クロック当たり１度
読出される。マイクロシーケンサは命令実行に関するマ
イクロプログラム実行のためのシーケンス処理の他に、
例外，　割込及びトラップ　（この３つを併せてＥＩＴ
　と称す）　の受付けと各ＥＩＴ　に対応するマイクロ
プログラムのシーケンス処理も行う。

【００８０】第１マイクロＲＯＭ　部１１３　には命令
コードに依存しない外部割込み及び整数演算実行結果に
よるマイクロプログラムの分岐条件も入力される。マイ
クロデコーダの出力は主に整数演算部１１７　へ出力さ
れるが、ジャンプ命令の実行時，　例外受付時には一部
の情報を他の機能ブロックへも出力する。

【００８１】（３．５）　「第２マイクロＲＯＭ　部」
第２マイクロＲＯＭ　部１１４　には、浮動小数点演算
部１１８　の制御を行う種々のマイクロプログラムルー
チンが格納されているマイクロＲＯＭ，　　マイクロシ
ーケンサ，マイクロ命令デコーダ等が備えられている。 マイクロ命令はマイクロＲＯＭ　から１クロックに１度
読み出される。マイクロシーケンサはマイクロプログラ
ムで示されるシーケンス処理の他に、浮動小数点演算に
関係する例外の処理も行い、マスクされていない浮動小
数点例外が検出された場合には第１マイクロＲＯＭ　部
１１３　へ例外処理を要求する。第２マイクロＲＯＭ　
部１１４　のマイクロシーケンサは第１マイクロＲＯＭ
　部１１３　のマイクロシーケンサと並列に動作し、整
数演算部１１７　と並列に浮動小数点演算部１１８　を
制御する。

【００８２】第２マイクロＲＯＭ　部１１３　には浮動
小数点演算の実行結果によるフラッグ情報も入力される
。

【００８３】マイクロデコーダの出力は主に浮動小数点
演算部１１８　に対して出力されるが、浮動小数点演算
に関係する例外の検出等の一部の情報は他の機能ブロッ
クへも出力される。

【００８４】（３．６）　「オペランドアドレス計算部
」オペランドアドレス計算部１１５　は、命令デコード
部１１２　のアドレッシングモードデコーダ等から出力
されたオペランドアドレス計算に関係する情報によりハ
ードワイヤードに制御される。このオペランドアドレス
計算部１１５　ではメモリ間接アドレッシングのための
メモリアクセス以外のオペランドのアドレス計算とジャ
ンプ命令のジャンプ先アドレスの計算とが行われる。

【００８５】オペランドアドレスの計算結果は整数演算
部１１７　へ出力される。オペランドアドレス計算終了
段階での先行ジャンプ処理ではジャンプ先アドレスの計
算結果が命令フェッチ部１１１　とＰＣ計算部１１６と
へ出力される。

【００８６】即値オペランドは整数演算部１１７　及び
浮動小数点演算部１１８　へ出力される。アドレス計算
に必要な汎用レジスタ，　プログラムカウンタの値は整
数演算部１１７，ＰＣ計算部１１６　から入力される。

【００８７】（３．７）　「ＰＣ計算部」ＰＣ計算部１
１６　は命令デコード部１１２　から出力されるＰＣ計
算に関係する情報でハードワイヤードに制御され、命令
のＰＣ値を計算する。本発明のデータ処理装置１００　
の命令は可変長命令であり、命令をデコードした後でな
ければ命令の長さが判明しない。ＰＣ計算部１１６　は
命令デコード部１１２　から出力された命令長をデコー
ド中の命令のＰＣ値に加算することにより次に実行すべ
き命令のＰＣ値を計算する。

【００８８】ＰＣ計算部１１６　の計算結果は各命令の
ＰＣ値として命令のデコード結果と共に出力される。命
令デコードステージでの先行ブランチ処理では、命令デ
コード部１１２　から出力されるブランチ幅をＰＣ値に
加算することによりブランチ先命令のアドレスが計算さ
れる。

【００８９】また、ＰＣ計算部１１６　にはサブルーチ
ンへのジャンプ命令の実行時にスタックにプッシュされ
ているサブルーチンからの戻り先ＰＣ値のコピーを保持
したＰＣスタックが備えられており、サブルーチンから
のリターン命令に対してはＰＣスタックから戻り先ＰＣ
を読出すことにより、プリリターン先命令のアドレスを
生成する処理も行う。

【００９０】（３．８）　「整数演算部」整数演算部１
１７　は第１マイクロＲＯＭ　部１１３　のマイクロＲ
ＯＭ　に格納されたマイクロプログラムにより制御され
、各整数演算命令の機能を実現するために必要な演算を
整数演算部１１７　の内部にあるレジスタファイルと演
算器とで実行する。レジスタファイルには汎用レジスタ
と作業用レジスタとが含まれる。

【００９１】また、整数演算部１１７　は演算器として
はＡＬＵ，　プライオリティエンコーダ等を備えている
。整数演算部１１７　には整数演算の結果により変化す
るフラグ，　外部割込みのマスクレベルを定めるビット
等を含むプロセッサ状態語（ＰＳＷ），　　バッファメ
モリ制御レジスタ等が含まれる。

【００９２】命令の演算対象となるオペランドがアドレ
スまたは即値である場合は、オペランドアドレス計算部
１１５　から即値または計算されたアドレスが入力され
る。 また、命令の演算対象となるオペランドがメモリ上のデ
ータである場合は、アドレス計算部１１５　で計算され
たアドレスがオペランドアクセス部１２０　へ出力され
、内蔵データキャッシュまたは外部からフェッチしたオ
ペランドが整数演算部１１７　に入力される。

【００９３】演算に際して、内蔵データキャッシュ，　
外部のデータキャッシュ１０７，　１０８あるいは主メ
モリ１０９　をリードする必要がある場合は、マイクロ
プログラムの指示によりオペランドアクセス部１２０へ
アドレスを出力することにより、目的のデータをフェッ
チする。

【００９４】演算結果を内蔵データキャッシュ，　外部
のデータキャッシュ１０７，　１０８あるいは主メモリ
１０９　へストアする必要がある場合には、マイクロプ
ログラムの指示によりオペランドアクセス部１２０　へ
アドレスとデータとを出力する。この際、ＰＣ計算部１
１６　からはそのストア動作を行った命令のＰＣ値がオ
ペランドアクセス部１２０　へ出力される。

【００９５】外部割込み，　例外の処理等が行われて新
たな命令アドレスを整数演算部１１７　が得た場合は、
これが命令フェッチ部１１１　とＰＣ計算部１１６　と
へ出力される。

【００９６】（３．９）　「浮動小数点演算部」浮動小
数点演算部１１８　は第２マイクロＲＯＭ　部１１４　
のマイクロＲＯＭ　に格納されたマイクロプログラムに
より制御され、各浮動小数点演算命令の機能を実現する
ために必要な演算を浮動小数点演算部１１８　の内部に
あるレジスタファイルと演算器とで実行する。浮動小数
点演算部１１８　には浮動小数点演算の丸め処理方法及
び浮動小数点演算例外の検出許可のモードを設定する浮
動小数点演算モード制御レジスタ（ＦＭＣ）　と、浮動
小数点演算結果に対するフラグ，　浮動小数点例外の発
生状態を示すステータスビットからなる浮動小数点演算
状態語（ＦＳＷ）　とがある。

【００９７】命令の演算対象となるオペランドが即値で
ある場合は、オペランドアドレス計算部１１５　から即
値が入力される。また、命令の演算対象となるオペラン
ドがメモリ上のデータである場合は、アドレス計算部１
１５　で計算されたアドレスがオペランドアクセス部１
２０　へ出力され、内蔵データキャッシュまたは外部か
らフェッチしたオペランドが浮動小数点演算部１１８　
に入力される。

【００９８】オペランドを内蔵データキャッシュ，　外
部のデータキャッシュ１０７，　１０８あるいは主メモ
リ１０９　へストアする必要がある場合には、マイクロ
プログラムの指示によりオペランドアクセス部１２０へ
データを出力する。ストア動作では浮動小数点演算部１
１８　と整数演算部１１７　とが協調して動作し、オペ
ランドアクセス部１２０　に対して整数演算部１１７　
からオペランドのアドレスが出力され、浮動小数点演算
部１１８　からオペランドが出力される。この際、ＰＣ
計算部１１６　からはそのストア動作を行った命令のＰ
Ｃ値がオペランドアクセス部１２０　へ出力される。

【００９９】（３．１０）「オペランドアクセス部」オ
ペランドアクセス部１２０　には、オペランドアドレス
のアドレス変換機構，　データバッファ、データ用ＴＬ
Ｂ，　　ストアバッファ，　オペランドブレイクポイン
トレジスタ及びそれらの制御部がある。データバッファ
はモード切替えにより内蔵データキャッシュまたはコン
テキスト退避用メモリとして動作する。

【０１００】データバッファを内蔵データキャッシュと
して動作させる場合、データのロード動作ではオペラン
ドアドレス計算部１１５　または整数演算部１１７　か
ら出力されたロードすべきデータの論理アドレスが物理
アドレスに変換され、内蔵データキャッシュからデータ
がフェッチされて整数演算部１１７　あるいは浮動小数
点演算部１１８　に入力される。

【０１０１】内蔵データキャッシュがミスした場合には
、アドレス入出力部１１９　へ物理アドレスが出力され
て外部へのデータアクセスが要求され、データ入出力部
１２２　を通じて入力されたデータが内蔵データキャッ
シュに登録される。

【０１０２】データのストア動作においては、整数演算
部１１７　から出力されたストアすべきデータの論理ア
ドレスが物理アドレスに変換され、整数演算部１１７　
あるいは浮動小数点演算部１１８　から出力されたデー
タが内蔵データキャッシュにストアされると共に、スト
アバッファを通じてアドレス入出力部１１９　へ物理ア
ドレスが出力され、データ入出力部１２２を通じてデー
タが外部へ出力される。

【０１０３】ストア動作でミスが発生した場合にはデー
タの更新は行われない。ストアバッファではストアすべ
きデータとそのアドレス、更にそのストア動作を行った
命令のＰＣ値とが１組として管理される。ストアバッフ
ァでのストア動作は先入れ先出し制御方式で管理される
。

【０１０４】データ用ＴＬＢ　がミスした場合のページ
ングによるアドレス変換及びデータ用ＴＬＢ　の更新も
オペランドアクセス部１２０　の内部の制御回路により
行われる。また、メモリアクセスアドレスがメモリ空間
にマッピングされている　Ｉ／Ｏ領域に入るか否かのチ
ェックも行われる。

【０１０５】また、データバッファを内蔵データキャッ
シュとして動作させる場合、本発明のデータ処理装置が
バスウォッチモードであれば、アドレス入出力部１１９
　を通じて入力された物理アドレスがヒットした内蔵デ
ータキャッシュのエントリは無効化される。

【０１０６】（３．１１）「アドレス入出力部」アドレ
ス入出力部１１９は命令フェッチ部１１１　とオペラン
ドアクセス部１２０　とから出力されたアドレスを本発
明のデータ処理装置１００　の外部へ出力する。アドレ
スの出力は本発明のデータ処理装置１００　で定められ
たバスプロトコルに従って行われる。バスプロトコルの
制御はアドレス入出力部１１９　内にある外部バス制御
回路が行う。外部バス制御回路ではページ不在例外また
はバスアクセス例外，　外部割込みの受付も行う。

【０１０７】また、本発明のデータ処理装置１００　以
外の外部デバイスがバスマスタになっており、且つ本発
明のデータ処理装置１００　がバスウォッチモードであ
れば外部デバイスがデータライトサイクルを実行した場
合にアドレスバス１０１　上へ出力されたアドレスを取
込んで命令フェッチ部１１１　とオペランドアクセス部
１２０　とへ転送する。

【０１０８】（３．１２）「データ入出力部」データ入
出力部１２１　はオペランドのロード動作の際にデータ
バス１０２　からデータを取込んでオペランドアクセス
部１２０　へ転送し、またオペランドのストア動作の際
にオペランドアクセス部１２０　から出力されたオペラ
ンドをデータバス１０２　へ出力する。データキャッシ
ュ１０７，　１０８のアクセス方法には、１つのアドレ
スに対して６４ビットのデータをアクセスする標準アク
セスモードと、１つのアドレスに対して４回連続で６４
ビットのデータをアクセスするクワッドアクセスモード
とがあり、いずれの場合もデータ入出力部１２１　はオ
ペランドアクセス部１２０　と外部のメモリとで送受さ
れるデータの入出力を制御する。

【０１０９】（４）「パイプライン処理」本発明のデー
タ処理装置１００は各種のバッファ記憶装置と、命令バ
ス１０３　及びデータバス１０２を使用したメモリの効
率的アクセスとにより、命令をパイプライン処理して高
性能に動作する。ここでは、本発明のデータ処理装置１
００　のパイプライン処理方法について説明する。

【０１１０】（４．１）　「パイプライン処理機構」本
発明のデータ処理装置１００　のパイプライン処理機構
を図５の模式図に示す。本発明のデータ処理装置１００
　のパイプライン処理機構は、命令のプリフェッチを行
う命令フェッチステージ　（ＩＦステージ）３１，　　
命令のデコードを行うデコードステージ　（Ｄステージ
）３２，　　オペランドのアドレス計算を行うオペラン
ドアドレス計算ステージ　（Ａステージ）３３，　　マ
イクロＲＯＭ　アクセス　（特にＲステージ３７と称す
）　とオペランドのプリフェッチ　（特にＯＦステージ
３８と称す）　とを行うオペランドフェッチステージ　
（Ｆステージ）３４，　　命令の実行を行う実行ステー
ジ　（Ｅステージ）３５，　　メモリオペランドのスト
アを行うストアステージ　（Ｓステージ）３６　の６段
構成でパイプライン処理を行う。なお、Ｓステージ３６
には３段のストアバッファがある。

【０１１１】各ステージは他のステージとは独立に動作
し、理論上は６つのステージが完全に独立動作する。Ｓ
ステージ３６以外の各ステージは１回の処理を最小１ク
ロックで行うことができる。Ｓステージ３６は１回のオ
ペランドストア処理を最小２クロックで行うことができ
る。 従って、メモリオペランドのストア処理が行われない場
合、理想的には１クロックごとに次々とパイプライン処
理が進行する。

【０１１２】本発明のデータ処理装置１００　にはメモ
リ−メモリ間演算あるいはメモリ間接アドレッシング等
、１回の基本パイプライン処理だけでは処理が行えない
命令があるが、これらの処理に対してもなるべく均衡し
たパイプライン処理が行えるように設計されている。複
数のメモリオペランドを有する命令に対してはメモリオ
ペランドの数に基づいてデコード段階で複数のパイプラ
イン処理単位　（ステップコード）　に分解してパイプ
ライン処理を行う。

【０１１３】ＩＦステージ３１からＤステージ３２へ渡
される情報は命令コードそのものである。Ｄステージ３
２からＡステージ３３へ渡される情報は命令で指定され
た演算に関する情報　（Ｄコード４１と称す）　と、オ
ペランドのアドレス計算に関係する情報　（Ａコード４
２と称す）　と、処理中の命令のプログラムカウンタ値
（ＰＣ）との３つである。

【０１１４】Ａステージ３３からＦステージ３４へ渡さ
れる情報はマイクロプログラムルーチンのエントリ番地
，　マイクロプログラムへのパラメータなどを含むＲコ
ード４３と、オペランドのアドレス，　アクセス方法指
示情報等を含むＦコード４４と、処理中の命令のプログ
ラムカウンタ値（ＰＣ）との３つである。

【０１１５】Ｆステージ３４からＥステージ３５へ渡さ
れる情報は演算制御情報，　リテラル等を含むＥコード
４５と、オペランド，　オペランドアドレス等を含むＳ
コード４６ａ，　４６ｂと、処理中命令のプログラムカ
ウンタ値（ＰＣ）との３つである。Ｓコード４６ａ，　
４６ｂはアドレス４６ａ　とデータ４６ｂ　とからなる
。

【０１１６】Ｅステージ３５からＳステージ３６へ渡さ
れる情報は、ストアすべき演算結果であるＷコード４７
ａ，　４７ｂとその演算結果を出力した命令のプログラ
ムカウンタ値（ＰＣ）との２つである。Ｗコード４７ａ
，　４７ｂはアドレス４７ａ　とデータ４７ｂ　とから
なる。

【０１１７】Ｅステージ３５以前のステージで検出され
たＥＩＴ　はそのコードがＥステージ３５に到達するま
でＥＩＴ　処理を起動しない。Ｅステージ３５で処理さ
れている命令のみが実行段階の命令であり、ＩＦステー
ジ３１〜Ｆステージ３４で処理されている命令は未だ実
行段階に至っていないからである。従って、Ｅステージ
３５以前で検出されたＥＩＴ　はそれが検出されたこと
がステップコード中に記録されて次のステージに伝えら
れるのみである。Ｓステージ３６で検出されたＥＩＴ　
はＥステージ３５で処理中の命令の処理が完了した時点
で受付けられるか、またはその命令の処理がキャンセル
されて受付けられ、Ｅステージ３５に戻って処理される
。

【０１１８】（４．２）　「各パイプラインステージの
処理」各パイプラインステージの入出力ステップコード
には図４に示したように便宜上名前が付与されている。 またステップコードはオペレーションコードに関する処
理を行い、マイクロＲＯＭ　のエントリ番地，　Ｅステ
ージ３５に対するパラメータなどになる系列と、Ｅステ
ージ３５の処理対象のオペランドになる系列との２系列
がある。また、Ｄステージ３２からＳステージ３６まで
の間では処理中の命令のプログラムカウンタ値が受渡さ
れる。

【０１１９】（４．２．１）　「命令フェッチステージ
」命令フェッチステージ　（ＩＦステージ３１）　では
命令フェッチ部１１１　が動作する。内蔵命令キャッシ
ュからあるいは外部メモリから命令をフェッチし、命令
キューに入力して、Ｄステージ３２に対して２〜６バイ
ト単位で命令コードを出力する。命令キューの入力は整
置された４バイト単位で行われる。

【０１２０】標準アクセスモードで外部から命令をフェ
ッチする場合は整置された４バイトにつき最小２クロッ
クを要する。クワッドアクセスモードでは１６バイトに
つき最小５クロックを要する。内蔵命令キャッシュがヒ
ットした場合は整置された８バイトにつき１クロックで
フェッチ可能である。命令キューの出力単位は２バイト
ごとに可変であり、１クロックの間に最大６バイトまで
出力可能である。またジャンプの直後には命令キューを
バイパスして命令コード２バイトを直接命令デコーダに
転送することも可能である。

【０１２１】命令の論理アドレスの物理アドレスへの変
換，内蔵命令キャッシュ及び命令用ＴＬＢ　の制御，プ
リフェッチ先命令アドレスの管理，　命令キューの制御
もＩＦステージ３１で行われる。

【０１２２】（４．２．２）　「命令デコードステージ
」命令デコードステージ　（Ｄステージ３２）　はＩＦ
ステージ３１から入力された命令コードをデコードする
。命令コードのデコードは命令デコード部１１２のＤス
テージデコード部２２を使用して１クロックに１度の割
合で行われ、１回のデコード処理で０〜６バイトの命令
コードを消費する　（リターンサブルーチン命令の復帰
先アドレスを含むステップコードの出力処理等では命令
コードを消費しない）　。Ｄステージ３２は１回のデコ
ードでＡステージ３３に対してアドレス計算情報である
Ａコード４２とオペレーションコードの中間デコード結
果であるＤコード４１とを出力する。

【０１２３】Ｄステージ３２ではＰＣ計算部１１６　の
制御及び命令キューからの命令コードの出力処理も行う
。また、Ｄステージ３２ではブランチ命令及びサブルー
チンからのリターン命令に対して先行ジャンプ処理を行
う。先行ジャンプを行った無条件ブランチ命令に対して
はＤコード４１もＡコード４２も出力せず、Ｄステージ
３２で命令の処理を終了する。

【０１２４】（４．２．３）　「オペランドアドレス計
算ステージ」オペランドアドレス計算ステージ　（Ａス
テージ）　３３での処理は大きく２つに分かれる。第１
は、命令デコード部１１２　のＡステージデコード部２
４を使用してオペレーションコードの後段デコードを行
う処理で、第２はオペランドアドレス計算部５４でオペ
ランドアドレスの計算を行う処理である。

【０１２５】オペレーションコードの後段デコード処理
はＤコード４１を入力とし、レジスタ及びメモリの書込
み予約及びマイクロプログラムルーチンのエントリ番地
及びマイクロプログラムに対するパラメータ等を含むＲ
コード４３の出力を行う。なお、レジスタ及びメモリの
書込み予約は、アドレス計算で参照したレジスタ及びメ
モリの内容がパイプライン上を先行する命令で書換えら
れてしまって誤ったアドレス計算が行われることを防止
するためのものである。

【０１２６】オペランドアドレス計算処理はＡコード４
２を入力とし、Ａコード４２に従ってオペランドアドレ
ス計算部５４でオペランドのアドレス計算を行い、その
計算結果をＦコード４４として出力する。またジャンプ
命令に対してはジャンプ先アドレスの計算を行って先行
ジャンプ処理を行う。この際、アドレス計算に伴うレジ
スタの読出し時に書込み予約のチェックが行われ、先行
命令がレジスタまたはメモリに対して書込み処理を終了
していないために予約があることが指示されれば、先行
命令はＥステージ３５での書込み処理が終了するまで待
機状態になる。

【０１２７】Ａステージ３３では、Ｄステージ３２で先
行ジャンプを行わなかった絶対値アドレスへのジャンプ
あるいはレジスタ間接アドレッシングのジャンプ等に対
して先行ジャンプ処理を行う。先行ジャンプを行った無
条件ジャンプ命令に対してはＲコード４３あるいはＦコ
ード４４は出力されず、Ａステージ３３で命令の処理を
終了する。

【０１２８】（４．２．４）　「マイクロＲＯＭ　アク
セスステージ」オペランドフェッチステージ　（Ｆステ
ージ）３４　での処理も大きく２つに分かれる。第１は
マイクロＲＯＭ　のアクセス処理であり、特にＲステー
ジ３７と称す。第２はオペランドプリフェッチ処理であ
り、特にＯＦステージ３８と称す。Ｒステージ３７とＯ
Ｆステージ３８とは必ずしも同時に動作するわけではな
く、データキャッシュのミス，　ヒット、データＴＬＢ
　のミス，　ヒット等に依存して、動作タイミングが異
なる。

【０１２９】Ｒステージ３７の処理であるマイクロＲＯ
Ｍ　アクセス処理はＲコード４３に対して次のＥステー
ジ３５での実行に使用される実行制御コードであるＥコ
ード４５を作り出すためのマイクロＲＯＭ　アクセスと
マイクロ命令デコード処理とである。

【０１３０】１つのＲコードに対する処理が２つ以上の
マイクロプログラムステップに分解される場合、第１マ
イクロＲＯＭ　部１１３　及び第２マイクロＲＯＭ　部
１１４　がＥステージ３５で使用され、次のＲコード４
３がマイクロＲＯＭ　アクセス待ちになる場合がある。 Ｒコード４３に対するマイクロＲＯＭ　アクセスが行わ
れるのは、Ｅステージ３５でのマイクロＲＯＭ　アクセ
スが行われない場合である。本発明のデータ処理装置１
００　では多くの整数演算命令が１マイクロプログラム
ステップで行われ、多くの浮動小数点演算命令が２マイ
クロプログラムステップで行われるため、実際にはＲコ
ード４３に対するマイクロＲＯＭ　アクセスが次々と行
われる可能性が高い。

【０１３１】（４．２．５）　「オペランドフェッチス
テージ」オペランドフェッチステージ　（ＯＦステージ
）３８　はＦステージ３４が行う上述の２つの処理の内
のオペランドプリフェッチ処理を行う。

【０１３２】ＯＦステージ３８では、Ｆコード４４の論
理アドレスをデータＴＬＢ　で物理アドレスに変換して
その物理アドレスで内蔵データキャッシュあるいは外部
のメモリをアクセスしてオペランドをフェッチし、その
オペランドとＦコード４４として転送されてきたその論
理アドレスとを組合わせてＳコード４６ａ，４６ｂ　と
して出力する。

【０１３３】１つのＦコード４４では８バイト境界をク
ロスしてもよいが、８バイト以下のオペランドフェッチ
を指定する。Ｆコード４４にはオペランドをアクセスす
るか否かの指定も含まれており、Ａステージ３３が計算
したオペランドアドレス自体あるいは即値をＥステージ
３５へ転送する場合にはオペランドプリフェッチは行わ
れず、Ｆコード４４の内容をＳコード４６ａ，　４６ｂ
として転送する。

【０１３４】（４．２．６）　「実行ステージ」実行ス
テージ　（Ｅステージ）　３５はＥコード４５とＳコー
ド４６ａ，　４６ｂとを入力として動作する。このＥス
テージ３５が命令を実行するステージであり、Ｆステー
ジ３４以前のステージで行われた処理は全てＥステージ
３５のための前処理である。Ｅステージ３５でジャンプ
が実行されたり、　ＥＩＴ処理が起動されたりした場合
は、ＩＦステージ３１〜Ｆステージ３４までの処理はす
べて無効化される。Ｅステージ３５はマイクロプログラ
ムにより制御され、Ｅコード４５にて示されたマイクロ
プログラムルーチンのエントリ番地からの一連のマイク
ロ命令を実行することにより命令を実行する。

【０１３５】Ｅコード４５には整数演算部１１７　を制
御するコード　（特にＥＩコードと称す）　と浮動小数
点演算部１１８　を制御するコード　（特にＥＦコード
と称す）　とがある。ＥＩコードとＥＦコードとは独立
に出力されることも可能である。両コードが独立して出
力された場合には、Ｅステージ３５では整数演算部１１
７　と浮動小数点演算部１１８　とが並列に動作する。 例えば浮動小数点演算部１１８　でメモリオペランドを
持たない浮動小数点演算命令を実行する場合、この動作
は整数演算部１１７　の動作と並行して実行される。

【０１３６】整数演算であっても浮動小数点演算であっ
ても、マイクロＲＯＭ　の読出しとマイクロ命令の実行
とはパイプライン化されて行われる。従って、マイクロ
プログラムで分岐が発生した場合は１マイクロステップ
の空きが生じる。Ｅステージ３５ではＡステージ３３が
行ったレジスタまたはメモリに対する書込み予約をオペ
ランドの書込みの後に解除する。

【０１３７】各種の割込は命令の切目のタイミングにお
いてＥステージ３５が直接受付け、マイクロプログラム
により必要な処理が実行される。その他の各種ＥＩＴ　
の処理もＥステージ３５でマイクロプログラムにより行
われる。

【０１３８】演算の結果をメモリにストアする必要があ
る場合は、Ｅステージ３５はＳステージ３６へＷコード
４７ａ，　４７ｂとストア処理を行う命令のプログラム
カウンタ値との両方を出力する。

【０１３９】（４．２．７）　「オペランドストアステ
ージ」オペランドストアステージ　（Ｓステージ）３６
　はＷコードの論理アドレス４７ａ　をデータＴＬＢ　
で物理アドレスに変換し、そのアドレスでＷコードのデ
ータ４７ｂ　を内蔵データキャッシュにストアする。同
時にＷコード４７ａ，　４７ｂとプログラムカウンタ値
とをストアバッファに入力し、データＴＬＢ　から出力
された物理アドレスを用いて外部のメモリへＷコードの
データ４７ｂ　をストアする処理が行われる。

【０１４０】Ｓステージ３６の動作はオペランドアクセ
ス部１２０　で行われ、データＴＬＢ　または内蔵デー
タキャッシュがミスした場合のアドレス変換処理及び内
蔵データキャッシュの入替え処理も行う。

【０１４１】オペランドのストア処理でＥＩＴ　が検出
された場合は、ストアバッファにＷコード４７ａ，　４
７ｂとプログラムカウンタ値とが保持されたままの状態
で、Ｅステージ３５にＥＩＴ　の検出が通知される。

【０１４２】（４．３）　「各パイプラインステージの
状態制御」パイプラインの各ステージは入力ラッチと出
力ラッチとを有し、基本的には他のステージとは独立に
動作する。各ステージは１つ前に行った処理が終了し、
その処理結果を出力ラッチから次のステージの入力ラッ
チへ転送し、自ステージの入力ラッチに次の処理に必要
な入力信号が全て揃えば次の処理を開始する。

【０１４３】つまり、各ステージは、１つ前段のステー
ジから出力されてくる次の処理に対する入力信号が全て
有効となり、現在の処理結果を後段のステージの入力ラ
ッチへ転送して出力ラッチが空になった場合に次の処理
を開始する。各ステージが動作を開始する直前のタイミ
ングで入力信号が全て揃っている必要がある。入力信号
が揃っていない場合には、そのステージは待ち状態　（
入力待ち）　になる。出力ラッチから次のステージの入
力ラッチへの転送が行われる場合には次のステージの入
力ラッチが空き状態になっている必要があり、次のステ
ージの入力ラッチが空き状態でない場合もパイプライン
ステージは待ち状態　（出力待ち）　になる。また、キ
ャッシュ，ＴＬＢがミスしたり、パイプラインで処理中
の命令相互間にデータ干渉が生じたような場合には、１
つのステージの処理に複数クロックが必要となり、パイ
プライン処理が遅延する。

【０１４４】（５）　高機能命令の詳細動作本発明のデ
ータ処理装置１００　では、多数のオペランドをレジス
タとメモリとの間で転送する　ＬＤＭ（Ｌｏａｄ　Ｍｕ
ｌｔｉ）命令，　ＳＴＭ（Ｓｔｏｒｅ　Ｍｕｌｔｉ）命
令、高級言語でのサブルーチンの出入り口で使用する　
ＥＮＴＥＲ命令，ＥＸＩＴＤ命令のなどの高機能命令を
高速実行する機能を有する。

【０１４５】これらの高機能命令は命令デコード部１１
２　で複数の処理単位に分解してパイプライン上に展開
される。ここではこれら４つの命令を例に本発明のデー
タ処理装置１００　が高機能命令を高速実行する機構を
説明する。

【０１４６】（５．１）　「命令デコード部の詳細構成
」図１は本発明のデータ処理装置の命令デコード部１１
２　の詳細な構成を示すブロック図である。

【０１４７】ＬＤＭ命令，　　ＳＴＭ命令，　　ＥＮＴ
ＥＲ命令及び　ＥＸＩＴＤ命令では図１に示すＤステー
ジデコード部２２の出力に従ってビット数計数回路２３
がレジスタリスト中のセットされたビットの数を計数す
る。この際、　ＥＮＴＥＲ命令と　ＥＸＩＴＤ命令とで
はレジスタＲ１４とレジスタＲ１５　とに対応するビッ
トはマスクされ、ビット数計数回路２３への入力時にリ
セットされる。

【０１４８】図３３はビット数計数回路２３の詳細な構
成図を示すブロック図である。入力された１６ビットの
レジスタリストは必要があればマスク回路２７で下位２
ビットまたは上位２ビットがマスクされ、計数回路２８
に入力される。マスク回路２７の出力はプライオリティ
エンコード部２５へも送られる。計数回路２８はＷＡＬ
ＬＡＣＥ　ＴＲＥＥとリップルキャリー加算器とで１６
ビットのビット列からセットされているビットの数を計
算して出力ラッチ２９に５ビットの計算結果を出力する
。出力ラッチ２９の内容は転送オペランド数カウンタ２
６へ送られる。

【０１４９】（５．２）　「プライオリティエンコード
部の詳細構成」プライオリティエンコード部２５はビッ
ト列から先頭の”１”　または”０”　の位置をサーチ
したり、連続した２ビットが”１”　または”０”　で
あるフィールドの先頭の位置をサーチする。図２はこの
プライオリティエンコード部２５の詳細な構成を示すブ
ロック図である。

【０１５０】プライオリティエンコード部２５はビット
列生成回路１，オフセット値指定回路２，２つのプライ
オリティエンコード回路３及び４，エンコード結果判定
回路７等にて構成されている。

【０１５１】ビット列生成回路１はビット数計数回路２
３から入力された１６ビットのビット列を保持する機能
，　ビット順序を逆転する機能，　隣接ビット間の論理
積をとる機能を有し、これらの各機能による加工された
ビット列をＥ１，　Ｅ２として第１エンコード回路３及
び第２エンコード回路４へ出力する。

【０１５２】図３２はビット列生成回路１の詳細な構成
を示すブロック図である。

【０１５３】入力ラッチ１１にはビット数計数回路２３
からマスクされたレジスタリストが入力されており、そ
の出力は必要に応じてビット正順逆順指定回路１２でビ
ット順序が逆転されて第１エンコード回路３に入力され
る。ビット正順逆順指定回路１２の出力はまた、論理積
回路１３により各ビットについてそれぞれの上位側に隣
接するビットとの論理積がとられて第２エンコード回路
４に入力される。

【０１５４】オフセット値指定回路２はエンコード判定
回路７から出力されるオフセット値を入力し、その値に
”１”　または”２”　を加算して第１エンコード回路
３及び第２エンコード回路４へ出力する。

【０１５５】第１エンコード回路３と第２エンコード回
路４とは同一に回路構成されたプライオリティエンコー
ド回路であり、ビット列生成回路１から入力されたビッ
ト列を対象としてオフセット指定回路２で指定されたビ
ット位置以降でサーチして最初の”１”　のビット位置
を出力する組合せ論理回路である。

【０１５６】エンコード結果判定回路７は第１エンコー
ド回路３と第２エンコード回路４とから出力されるエン
コード値とオペランドアドレス計算部１１５　から転送
されたオペランドアドレスの下位３ビットとを入力とし
、オフセット値指定回路２へエンコード結果と加算すべ
き値とを出力し、整数演算部１１７　へレジスタ番号と
２つのレジスタを同時アクセスすべきか否かを示す並列
アクセス信号８とを出力する他、第１エンコード回路３
の出力を”１”　と”０”　とを反転した値をレジスタ
番地指定回路２１８　へ出力することもできる。

【０１５７】なお、エンコード判定回路７と転送オペラ
ンド数カウンタ２６との間には制御信号の送受が行われ
る。

【０１５８】並列アクセス信号８はオペランドアドレス
計算部１１５　から転送されるオペランドアドレスの下
位３ビットがすべて”０”　で且つ第１エンコード回路
３と第２エンコード回路４とのエンコード結果が同じ値
である場合にアサートされる。

【０１５９】（５．３）　「オペランドアドレス計算部
と整数演算部の詳細構成」図３に本発明のデータ処理装
置１００　の整数演算部１１７　とオペランドアドレス
計算部１１５　の詳細ブロック図を他の部分とともに示
す。

【０１６０】オペランドアドレス計算部１１５　には３
入力のアドレス加算器２１７　、その出力ラッチ２１９
　、ＳＡレジスタ２１０、ｄｉｓｐバスの入力ラッチ２
３５　がある。アドレス加算器２１７　ではＩＸバスで
転送される値と命令デコード部１１２　から転送された
ｄｉｓｐバスの入力ラッチ２３５　の値を加算して出力
ラッチ２１９　で加算結果を保持する。ＳＡレジスタ２
１０　はオペランドアドレス計算部１１５　から整数演
算部１１７　へ出力されるオペランドアドレス，　即値
を保持するレジスタである。

【０１６１】整数演算部１１７　には各種の演算器及び
レジスタファイル、各種の作業用レジスタが備えられて
いる。ＡＡレジスタ２１１　は整数演算部１１７　から
オペランドアクセス部１２０　にアドレスを出力するた
めのレジスタであり、保持内容に対する”１”，”２”
，”４”，”８”　のインクリメント・デクリメント機
能を有する。ＪＡレジスタ２１４　は整数演算部１１７
　で得られたジャンプ命令のジャンプ先アドレスをＪＡ
バスに出力するためのレジスタである。

【０１６２】レジスタファイル２１３　は整数演算部１
１７　内の各種のデータを保持し、主ＡＬＵ２１５と副
ＡＬＵ２１２とにそれぞれ３本の４バイトのバスで結合
されており、２つのレジスタ上のオペランドに関する加
算，　比較などの演算が主ＡＬＵ２１５または副ＡＬＵ
２１２で行える。

【０１６３】ＤＤレジスタ２１３　は整数演算部１１７
　とオペランドアクセス部１２０　とがデータを入出力
するためのインタフェイスレジスタであり、８バイトの
ＤＤバス１２３　でオペランドアクセス部１２０　と結
合されている。

【０１６４】レジスタ番地指定回路２１８　は第１マイ
クロＲＯＭ　部１１３　の指示に従い、第１マイクロＲ
ＯＭ　部１１３　で指定されたレジスタ番地及び命令デ
コード部１１２　のプライオリティエンコード部２５で
指定されたレジスタ番地に従ってレジスタファイル２１
３　の読書きを制御する。

【０１６５】ＡＳＰ２３１，　ＦＳＰ２３２，　ＥＳＰ
２３３はパイプラインステージに対応した作業用スタッ
クポインタである。ＡＳＰ２３１にはＩＸバスで転送さ
れた値との加算機能、及び”１”，”２”，”４”，”
８”　のインクリメント・デクリメント機能を有する加
算器２３４　が付属している。また、ＥＳＰ２３３は”
１”，”２”，”４”，”８”　のインクリメント・デ
ィクリメント機能を有する。

【０１６６】（５．４）　「レジスタ番地指定回路の詳
細構成」図８はレジスタ番地指定回路２１８　の詳細な
構成を示すブロック図である。

【０１６７】レジスタ番地指定回路２１８　は、第１マ
イクロＲＯＭ部１１３　で指定されたレジスタ番地また
はプライオリティエンコード部２５で指定されたレジス
タ番号をデコード回路１０ａ，　１０ｂ，　１０ｃ，　
１０ｄでデコードし、Ｓ１バス２２１，　　Ｓ２バス２
２２，　　Ｄ１バス２２５，Ｄ３バス２２６　に対する
レジスタファイル２１３　の入出力を制御する。

【０１６８】第１マイクロＲＯＭ　部１１３　で各バス
毎に指定されたレジスタ番地とプライオリティエンコー
ド部２５で指定されたレジスタ番号とはセレクタ１７，
　１８，　１９，　２０によりいずれかが選択されてそ
れぞれのバス用のデコード回路１０ａ，　１０ｂ，　１
０ｃ，　１０ｄに入力される。

【０１６９】本発明のデータ処理装置１００　では、転
送命令あるいは加算命令等の単純な命令では第１マイク
ロＲＯＭ　部１１３　から出力されたレジスタ番地に従
って各バスにデータを入出力するレジスタを制御するた
め、レジスタ番地が各バス毎のデコード回路１０ａ，　
１０ｂ，　１０ｃ，　１０ｄでデコードされ、その出力
信号に従ってレジスタファイル２１６　をアクセスする
が、一部の高機能命令ではデコード回路１０ａ，　１０
ｂ，　１０ｃ，　１０ｄから出力された制御信号をシフ
トすることにより、レジスタファイル２１３　をアクセ
スする。

【０１７０】Ｓ２バス２２２　とＤ３バス２２６　とは
高機能命令の実行に際して２つのレジスタを並列アクセ
スする場合に、プライオリティエンコード部２５により
指定されたレジスタ番号より１つ大きなレジスタ番号の
レジスタをアクセスするためにデコード結果を１ビット
上位側へシフトしてレジスタファイル２１３　へ出力す
る。この機能はデコーダ１０ｂ　と１０ｄ　とがデコー
ド結果のビット列を出力する制御信号線群とそのビット
列を１ビット上位側にシフトしたビット列を出力する制
御信号線群とのいずれかをセレクタ１５，　１６でそれ
ぞれ選択することにより実現される。

【０１７１】またＳ１バス２２１　は高機能命令の実行
に際して２つのレジスタを並列アクセスする場合、プラ
イオリティエンコード部２５により指定されたレジスタ
番号より１つ小さなレジスタ番号のレジスタをアクセス
するためにデコーダ１０ａ　のデコード結果を１ビット
下位側へシフトしてレジスタファイル２１３　へ出力す
る。この機能はデコーダ１０ａ　がデコード結果のビッ
ト列を出力する制御信号線群とそのビット列を１ビット
下位側にシフトしたビット列を出力する制御信号線群と
のいずれかをセレクタ１４で選択することにより実現さ
れる。

【０１７２】（５．５）　「　ＬＤＭ命令の動作」図３
４は本発明のデータ処理装置の　ＬＤＭ命令のオペレー
ションコードの一例を示す模式図である。この命令は６
個の汎用レジスタＲ１，　Ｒ４，　Ｒ５，　Ｒ６，　Ｒ
７，　Ｒ８にスタック領域から６個の４バイトデータを
ロードする命令である。本発明のデータ処理装置１００
　でこの命令を実行する場合、Ｄステージ３２とＡステ
ージ３３とでは図３６，　図３７，　図３８及び図３９
にて示されているフローチャートに示すアルゴリズムに
従ってこの　ＬＤＭ命令を４個の処理単位に分解する。 分解された各処理単位はＦステージ３４とＥステージ３
５とでパイプライン処理される。それぞれの処理単位に
対してＥステージは図４０及び図４１にて示されている
フローチャートに示すアルゴリズムに従ってそれぞれ１
つのマイクロ命令を実行する。また、図４２はこの　Ｌ
ＤＭ命令がパイプライン処理される場合の処理タイミン
グを示す概念図である。図４２において、ＬＤＭ１，　
ＬＤＭ２，　ＬＤＭ３，　ＬＤＭ４はパイプライン処理
のためにそれぞれ　ＬＤＭ命令を分解した処理単位であ
る。

【０１７３】なお、図３４に示されている　ＬＤＭ命令
のオペレーションコードは具体的には、第１の処理単位
ＬＤＭ１はスタックから４バイトのデータをポップして
レジスタＲ１にロードし、第２の処理単位ＬＤＭ２はス
タックから４バイトのデータをポップしてレジスタＲ４
にロードし、第３の処理単位ＬＤＭ３はスタックから８
バイトのデータをポップしてレジスタＲ５とＲ６にロー
ドし、第４の処理単位ＬＤＭ４はスタックから８バイト
のデータをポップしてレジスタＲ７とＲ８にロードして
命令を終了する。

【０１７４】以下、図３６，　図３７，　図３８及び図
３９にて示されているフローチャート、図４０及び図４
１にて示されているフローチャートに従って具体的に説
明する。ＬＤＭ命令はまずＤステージ３２でＤステージ
デコード部２２により前段デコードされ、デコード結果
はＡステージデコード部２４へ出力される。同時に、ビ
ット数計数回路２３でレジスタリスト”０１００１１１
１　１０００００００”　中のセットされたビット（”
１”のビット）　の数が計数され、その結果”６”　が
転送オペランド数カウンタ２６へ与えられる。また、レ
ジスタリスト”０１００１１１１　１０００００００”
　はプライオリティエンコード部２５へも転送される。 　（ステップＳ１）。

【０１７５】Ａステージ３３では、Ｄステージデコード
部２２の出力をＡステージデコード部２４で後段デコー
ドすると同時に、レジスタリスト”０１００１１１１　
１０００００００”　をプライオリティエンコード部２
５のビット列生成回路１へ転送してエンコードする。こ
の際、オフセット値指定回路２はゼロクリアされる。ま
た、フェッチすべきオペランドのアドレスはアドレス加
算器２１７　で計算される。具体的には、Ｄステージデ
コード部２２のデコード結果に従ってＡＳＰ２３１から
ＩＸバスを通じてスタックポインタ値”Ｈ’００００１
０００”がアドレス加算器２１７へ転送され、アドレス
加算器２１７　の他の２入力にはゼロが入力されること
によりフェッチすべきデータのアドレス”Ｈ’００００
１０００”が得られる。 　（ステップＳ２）。

【０１７６】なお、転送オペランド数カウンタ２６は、
転送すべきオペランドの残り数を計算することにより、
最後の処理単位であることを検出する。この転送オペラ
ンド数カウンタ２６による検出結果はプライオリティエ
ンコード部２５のエンコード判定回路７に与えられてい
る。

【０１７７】またこの例では、フェッチすべきオペラン
ドのアドレッシングモードがスタックポップモードであ
るので、ＡＳＰ２３１に保持されていたアドレスがその
まま出力ラッチ２１９　へ転送される。

【０１７８】次に、入力されたレジスタリストのビット
列”０１００１１１１１０００００００”　が第１エン
コード回路３へ転送され、第１エンコード回路３はオフ
セット”０”　から先頭の”１”　のビットをサーチし
、その結果”１”　をエンコード判定回路７へ出力する
。また第２エンコード回路４がエンコードするビット列
は、入力されたレジスタリストのビット列の隣接ビット
間の論理積演算をビット列生成回路１で行ってその結果
であるビット列”００００１１１１　００００００００
”　が第２エンコード回路４へ転送され、第２エンコー
ド回路４はビット列”００００１１１１　００００００
００”　をオフセット”０”　から先頭の”１”　のビ
ットをサーチし、その結果”４”　をエンコード判定回
路７へ出力する。エンコード判定回路７では、第１エン
コード回路３から入力された値”１”　と第２エンコー
ド回路４から入力された値”４”　とが一致しないと判
断し、レジスタ番号”１”　を出力し、並列アクセス信
号８をネゲートし、オフセット値指定回路２へエンコー
ド結果”１”　と加算値”１”　とを出力する　（ステ
ップＳ３）。

【０１７９】エンコード判定回路７から出力されたレジ
スタ番号”１”，ネゲートされた並列アクセス信号８，
　転送オペランド数カウンタ２６のカウント値”６”　
及びフェッチ先アドレス”Ｈ’００００１０００”によ
り、レジスタＲ１に４バイトのデータがフェッチされ、
処理を継続する第１の処理単位ＬＤＭ１がＦステージ３
４へ出力される　（ステップＳ４）。

【０１８０】Ｆステージ３４では、　ＬＭＤ命令の第１
の処理単位ＬＭＤ１に従って、４バイトのデータが内蔵
データキャッシュまたは外部のメモリからフェッチされ
、ＤＤレジスタ２１６　へ転送される。Ｅステージ３５
では、　ＬＭＤ命令の第１の処理単位ＬＭＤ１に従って
レジスタ番地指定回路２１８　でレジスタ番号”１”　
がデコードされ、ＤＤレジスタ２１６　の下位４バイト
がＳ１バス２２１，　　主ＡＬＵ２１５，　Ｄ１バス２
２５　を通じてレジスタＲ１へ転送される　（ステップ
Ｓ２１）。

【０１８１】並列アクセス信号８がネゲートされたこと
に従って、ＡＳＰ２３１の値が”４”　インクリメント
され、その値”Ｈ’００００１００４”がＩＸバスを通
じてアドレス加算器２１７　へ転送される。アドレス加
算器２１７　の他の２入力にはゼロが入力されることに
よりフェッチすべきデータのアドレス”Ｈ’００００１
００４”が得られる。同時に、転送オペランド数カウン
タ２６の値が”１”　デクリメントされて”５”　にな
る　（ステップＳ５）。

【０１８２】第１エンコード回路３はレジスタリストの
ビット列”０１００１１１１　１０００００００”　の
オフセット”２”　から先頭の”１”　のビットをサー
チし、その結果”４”　をエンコード判定回路７へ出力
する。同時に、第２エンコード回路４はビット列”００
００１１１１　００００００００”　をオフセット”２
”　から先頭の”１”　のビットをサーチし、その結果
”４”　をエンコード判定回路７へ出力する。エンコー
ド判定回路７では、第１エンコード回路３から入力され
た値”４”　と第２エンコード回路４から入力された値
”４”　とが一致すること及び、オペランドアドレス計
算部１１５　から出力されたアドレスの下位３ビットが
ゼロでないことを判断し、レジスタ番号”４”　を出力
し、並列アクセス信号８をネゲートし、オフセット値指
定回路２へエンコード結果”４”　と加算値”１”　と
を出力する　（ステップＳ６）。

【０１８３】エンコード判定回路７から出力されたレジ
スタ番号”４”，ネゲートされた並列アクセス信号８，
　転送オペランド数カウンタ２６のカウント値”５”　
及びフェッチ先アドレス”Ｈ’００００１００４”によ
り、レジスタＲ４に４バイトのデータがフェッチされ、
処理を継続する第２の処理単位ＬＤＭ２がＦステージ３
４へ出力される　（ステップＳ７）。

【０１８４】Ｆステージ３４では、　ＬＭＤ命令の第２
の処理単位ＬＭＤ２に従って、４バイトのデータが内蔵
データキャッシュまたは外部のメモリからフェッチされ
、ＤＤレジスタ２１６　へ転送される。Ｅステージ３５
では、　ＬＭＤ命令の第２の処理単位ＬＭＤ２に従って
レジスタ番地指定回路２１８　でレジスタ番号”４”　
がデコードされ、ＤＤレジスタ２１６　の下位４バイト
がＳ１バス２２１，　　主ＡＬＵ２１５，　Ｄ１バス２
２５　を通じてレジスタＲ４へ転送される　（ステップ
Ｓ２２）。

【０１８５】並列アクセス信号８がネゲートされたこと
に従って、ＡＳＰ２３１の値が”４”　インクリメント
され、その値”Ｈ’００００１００８”がＩＸバスを通
じてアドレス加算器２１７　へ転送される。アドレス加
算器２１７　の他の２入力にはゼロが入力されることに
よりフェッチすべきデータのアドレス”Ｈ’００００１
００８”が得られる。同時に、転送オペランド数カウン
タ２６の値が”１”　デクリメントされて”４”　にな
る　（ステップＳ８）。

【０１８６】第１エンコード回路３はレジスタリストの
ビット列”０１００１１１１　１０００００００”　の
オフセット”５”　から先頭の”１”　のビットをサー
チし、その結果”５”　をエンコード判定回路７へ出力
する。同時に、第２エンコード回路４はビット列”００
００１１１１　００００００００”　をオフセット”５
”　から先頭の”１”　のビットをサーチし、その結果
”５”　をエンコード判定回路７へ出力する。エンコー
ド判定回路７では、第１エンコード回路３から入力され
た値”５”　と第２エンコード回路４から入力された値
”５”　とが一致すること及び、オペランドアドレス計
算部１１５　から出力されたアドレスの下位３ビットが
ゼロであることを判断し、レジスタ番号”５”　を出力
し、並列アクセス信号８をアサートし、オフセット値指
定回路２へエンコード結果”５”　と加算値”２”　と
を出力する　（ステップＳ９）。

【０１８７】エンコード判定回路７から出力されたレジ
スタ番号”５”，アサートされた並列アクセス信号８，
　転送オペランド数カウンタ２６のカウント値”４”，
　　フェッチ先アドレス”Ｈ’００００１００８”によ
り、レジスタＲ５，　Ｒ６に２つの４バイトのデータが
フェッチされ、処理を継続する第３の処理単位ＬＤＭ３
がＦステージ３４へ出力される　（ステップＳ１０）。

【０１８８】Ｆステージ３４では、　ＬＭＤ命令の第３
の処理単位ＬＭＤ３に従って、８バイトのデータが内蔵
データキャッシュまたは外部のメモリからフェッチされ
、ＤＤレジスタ２１６　へ転送される。

【０１８９】Ｅステージ３５では、　ＬＭＤ命令の第３
の処理単位ＬＭＤ３に従ってレジスタ番地指定回路２１
８　でレジスタ番号”５”　がデコードされ、ＤＤレジ
スタ２１６　の下位４バイトがＳ１バス２２１，　　主
ＡＬＵ２１５，　Ｄ１バス２２５　を通じてレジスタＲ
５へ転送される。またＥステージ３５では、レジスタ番
号”５”　をデコードした結果を１ビットシフトした制
御信号でレジスタＲ６がアクセスされ、ＤＤレジスタ２
１６　の上位４バイトがＳ２バス２２２，　　副ＡＬＵ
２１２，　Ｄ３バス２２６　を通じてレジスタＲ６へ転
送される　（ステップＳ２３）。

【０１９０】並列アクセス信号８がアサートされたこと
に従って、ＡＳＰ２３１の値が”８”　インクリメント
され、その値”Ｈ’００００１０１０”がＩＸバスを通
じてアドレス加算器２１７　へ転送される。アドレス加
算器２１７　の他の２入力にはゼロが入力されることに
よりフェッチすべきデータのアドレス”Ｈ’００００１
０１０”が得られる。同時に、転送オペランド数カウン
タ２６の値が”２”　デクリメントされて”２”　にな
る　（ステップＳ１１）。

【０１９１】第１エンコード回路３はレジスタリストの
ビット列”０１００１１１１　１０００００００”　の
オフセット”７”　から先頭の”１”　のビットをサー
チし、その結果”７”　をエンコード判定回路７へ出力
する。同時に、第２エンコード回路４はビット列”００
００１１１１　００００００００”　をオフセット”７
”　から先頭の”１”　のビットをサーチし、その結果
”７”　をエンコード判定回路７へ出力する。エンコー
ド判定回路７では、第１エンコード回路３から入力され
た値”７”　と第２エンコード回路４から入力された値
”７”　とが一致すること及び、オペランドアドレス計
算部１１５　から出力されたアドレスの下位３ビットが
ゼロであることを判断し、レジスタ番号”７”　を出力
し、並列アクセス信号８をアサートし、オフセット値指
定回路２へエンコード結果”７”　と加算値”２”　と
を出力する　（ステップＳ１２）。

【０１９２】エンコード判定回路７から出力されたレジ
スタ番号”７”，アサートされた並列アクセス信号８，
　転送オペランド数カウンタ２６のカウント値”２”，
　　フェッチ先アドレス”Ｈ’００００１０１０”によ
り、レジスタＲ７，　Ｒ８に２つの４バイトのデータが
フェッチされ、処理を継続する第４の処理単位ＬＤＭ４
がＦステージ３４へ出力される　（ステップＳ１３）。

【０１９３】Ｆステージ３４では、　ＬＭＤ命令の第４
の処理単位ＬＭＤ４に従って、８バイトのデータが内蔵
データキャッシュまたは外部のメモリからフェッチされ
、ＤＤレジスタ２１６　へ転送される。Ｅステージ３５
では、　ＬＭＤ命令の第４の処理単位ＬＭＤ４に従って
レジスタ番地指定回路２１８　でレジスタ番号”７”　
がデコードされ、ＤＤレジスタ２１６　の下位４バイト
がＳ１バス２２１，　　主ＡＬＵ２１５，　Ｄ１バス２
２５　を通じてレジスタＲ７へ転送される。またＥステ
ージ３５では、レジスタ番号”７”　をデコードした結
果を１ビットシフトした制御信号でレジスタＲ８がアク
セスされ、ＤＤレジスタ２１６　の上位４バイトがＳ２
バス２２２，　　副ＡＬＵ２１２，　Ｄ３バス２２６　
を通じてレジスタＲ８へ転送され、　ＬＭＤ命令の処理
を終了する　（ステップＳ２４）。

【０１９４】上述のように第１エンコード回路３及び第
２エンコード回路４によりビット列をサーチすると、レ
ジスタ番号”４，　５，　７”　で双方のサーチ結果が
一致するが、レジスタ番号”４”　の場合はオペランド
アドレスの計算結果の下位３ビットが”０”　ではない
ため、レジスタＲ１とＲ４とには１回の操作で４バイト
ずつデータがロードされ、レジスタＲ５とＲ６，　Ｒ７
とＲ８にはそれぞれ並列にデータがロードされることと
なる。

【０１９５】レジスタＲ５とＲ６，　Ｒ７とＲ８を同時
にアクセスする場合、エンコード結果判定回路７から出
力される並列アクセス信号８がアサートされる。この並
列アクセス信号８に従って、デコード結果のビット列を
１ビット上位側へシフトしたビット列が転送される制御
線をセレクタ１６が選択することにより、エンコード結
果判定回路７から出力されたレジスタ番号より１つ大き
な番号のレジスタに値がロードされる。

【０１９６】（５．６）　「　ＳＴＭ命令の動作」デス
ティネーションのアドレッシングモードが＠−ＳＰモー
ド以外の　ＳＴＭ命令を実行する場合、　ＬＤＭ命令と
同じフォーマットレジスタリストを処理するため、ビッ
ト数計数回路２３，　プライオリティエンコード部２５
及び転送オペランド数カウンタ２６の動作は　ＬＤＭ命
令の場合と同様である。また、レジスタ番地指定回路２
１８　ではＳ２バス２２２　へ出力するレジスタ番地と
して、入力されたレジスタ番地よりも１つ大きな番地の
レジスタをアクセスするため、デコード結果のビット列
を１ビット上位側へシフトしたビット列が転送される制
御線をセレクタ１５が選択する。

【０１９７】デスティネーションのアドレッシングモー
ドが＠−ＳＰモードである　ＳＴＭ命令を実行する場合
、　ＬＤＭ命令と異なるフォーマットレジスタリストを
処理するので、プライオリティエンコード部２５の動作
が一部異なる。この場合、エンコード結果判定回路７か
らオフセット値指定回路２へは第１エンコード回路３か
ら出力された値がそのまま転送されるが、レジスタ番地
指定回路２１８　へは第１エンコード回路３から出力さ
れた値の”０”　と”１”　とを反転した値が出力され
る。つまり、オフセット値指定回路２にはサーチしてエ
ンコードしたビット番号そのものが転送されるが、レジ
スタ番地指定回路２１８　へはサーチしてエンコードし
たビット番号に対応するレジスタ番号が出力されること
になる。

【０１９８】またこの場合、レジスタ番地指定回路２１
８　では、並列アクセス信号８がアサートされると、Ｓ
２バス２２２　へは入力されたレジスタ番地のレジスタ
から値が出力され、Ｓ１バス２２１　へは入力されたレ
ジスタ番地より１つレジスタ番地が小さいレジスタから
値が出力される。 この機能はデコード結果のビット列を１ビット下位側へ
シフトしたビット列を転送する制御線をセレクタ１４が
選択することにより行われる。

【０１９９】たとえば、図３５にオペレーションコード
を示した　ＳＴＭ命令の例では、第１エンコード回路３
のサーチ対象となるビット列は”０００００００１　１
１１１００１０”　であり、第２エンコード回路４のサ
ーチ対象となるビット列は”０００００００１　１１１
０００００”　である。最初のエンコード動作では、エ
ンコード結果判定回路７へは第１エンコード回路３と第
２エンコード回路４とからは共に値”７”　が入力され
、オペランドアドレス計算部１１５　からはＡＳＰ２３
１でプリデクリメントされたアドレス”Ｈ’００００１
ＦＦ８”の下位３ビットの”０”　が転送される。エン
コード結果判定回路７はこれらの入力に基づいてオフセ
ット指定回路へは値”７”　と加算値”２”　とを出力
し、レジスタ番地指定回路２１８　へは”７”　を２進
数表現した値”０１１１”の反転値である”１０００”
に対応するレジスタ番号”８”　を出力し、並列アクセ
ス信号８をアサートする。

【０２００】レジスタ番地指定回路２１８　では、入力
されたレジスタ番号”８”　をデコードし、Ｓ２バス２
２２　へはレジスタＲ８からデータを読出し、Ｓ１バス
２２１　へはデコード結果を１ビット下位側へシフトし
たビット列を転送する制御線をセレクタ１４で選択する
ことによりレジスタＲ７からデータを読出す。Ｓ１バス
２２１　とＳ２バス２２２　とへ読出された２つのデー
タはＤＤレジスタ２１６　で連結され、１つの８バイト
データとしてＤＤバス１２３　を通じてオペランドアク
セス部１２０　へ転送され、内蔵データキャッシュある
いは外部メモリにストアされる。

【０２０１】（５．７）　「　ＥＮＴＥＲ命令の動作」
ＥＮＴＥＲ命令の処理は図３０に示す如く、　ＳＴＭ命
令の処理にフレームポインタレジスタＲ１４　のスタッ
クへのプッシュとスタックポインタレジスタＲ１５　の
フレームポインタへの転送，　ローカル変数領域確保の
ためのスタックポインタの減算を組み合わせた処理であ
る。

【０２０２】ＥＮＴＥＲ命令では、命令デコード部１１
２　で命令を複数の処理単位に分解する際に、　ＳＴＭ
命令と同様にレジスタリストに対応するレジスタの内容
をスタックへ転送する処理単位を出力する前にＥステー
ジ３５とＡステージ３３とで以下の２つの処理単位を出
力する。

【０２０３】最初の処理単位のＥステージ３５では、フ
レームポインタを作業用レジスタに転送すると同時にス
タックにプッシュする。スタックポインタをフレームポ
インタに転送する。最初の処理単位のＡステージ３３で
は、ｄｉｓｐバスで転送された　ｌｓｉｚｅ値を入力ラ
ッチ２３５　に入力する。ＡＳＰ２３４をＩＸバスで転
送する。アドレス加算器２１７　で転送されたＡＳＰ２
３４の値から”４”　をデクリメントして出力ラッチ２
１９　に保持する。ＡＳＰ２３４自体を”４”　デクリ
メントする。第２の処理単位のＡステージ３３では、入
力ラッチ２３５　の値である　ｌｓｉｚｅ値をＩＸバス
を通じて加算器２３４　へ転送してＡＳＰ２３１から減
算する。出力ラッチ２１９　の値から入力ラッチ２３５
　の　ｌｓｉｚｅ値を減算してその値をレジスタ内容を
転送するメモリにアドレスする。命令で指定されたレジ
スタリストの最初の２ビットレジスタＲ１４　とＲ１５
　とに対応するビットをマスク回路２７でリセットする
。

【０２０４】第２の処理単位のＥステージ３５での処理
は　ＳＴＭ命令の最初の処理単位と同様に、レジスタリ
ストで指定された最初のレジスタのストア処理である。 なお、最初の処理単位でフレームポインタ値を作業用レ
ジスタに退避するするのは　ＥＮＴＥＲ命令の実行途中
でエラーが発生した際に、全レジスタのレジスタ内容を
　ＥＮＴＥＲ命令実行前の状態に復帰するためのもので
ある。

【０２０５】（５．８）　「　ＥＸＩＴＤ命令の動作」
ＥＸＩＴＤ命令の処理は図３１に示す如く、　ＬＤＭ命
令の処理にフレームポインタレジスタＲ１４　のスタッ
クからのポップとスタックポインタレジスタＲ１５　へ
のフレームポインタの転送とサブルーチンリターンとス
タックポインタのａｄｊｓｐ　での補正とを組み合わせ
た処理である。

【０２０６】ＥＸＩＴＤ命令では、命令デコード部１１
２　で命令を複数の処理単位に分解する際に、　ＬＤＭ
命令と同様にレジスタリストに対応するレジスタの内容
を転送する処理単位の後に以下の処理を行う２つの処理
単位を追加する。

【０２０７】１つ目の処理単位のＡステージ３３では、
　ａｄｊｓｐ値をｄｉｓｐバスを通じて入力ラッチ２３
５　に転送する。 １つ目の処理単位のＥステージ３５では、フレームポイ
ンタをスタックポインタに転送する。スタックからフレ
ームポインタ値をポップする。２つ目の処理単位のＡス
テージ３３では、入力ラッチ２３５　の内容であるａｄ
ｊｓｐ　値をＩＸバスで加算器２３４　に転送してＡＳ
Ｐ２３１に加算する。２つ目の処理単位のＥステージ３
５ではサブルーチンリタン動作を行う。また、　ＥＸＩ
ＴＤ命令では命令で指定されたレジスタリストの最後の
２ビットレジスタＲ１４　とＲ１５　とに対応するビッ
トをマスク回路２７でリセットする点も　ＬＤＭ命令と
異なる。

【０２０８】（６）「外部アクセス動作」（６．１）　
「入出力信号線」図７は本発明のデータ処理装置１００
　の入出力信号を示す模式図である。

【０２０９】本発明のデータ処理装置１００　は電源Ｖ
ｃｃと接地ＧＮＤ，　　６４本のデータピンと３２本の
アドレスピンと３２本の命令ピン，　入力クロックＣＬ
Ｋ　の他に種々の制御信号を入出力する。命令アクセス
の場合もデータアクセスの場合も、アドレスピンには物
理アドレスが出力される。

【０２１０】ＣＬＫは外部入力クロックであり、本発明
のデータ処理装置１００　の動作クロックと同一周波数
のクロックである。データアドレスストローブＤＡＳ＃
はアドレスピンへ出力されたデータアドレスが有効であ
ることを示す。

【０２１１】リードライトＲ／Ｗ＃はデータピンでのバ
スサイクルが入力であるか出力であるかを区別する。デ
ータストローブＤＳ＃　は、本発明のデータ処理装置１
００　がデータ入力準備を完了したことまたは本発明の
データ処理装置１００　からデータが出力されたことを
示す。

【０２１２】ＤＣ＃は本発明のデータ処理装置１００　
にデータアクセスサイクルを終了してもよいことを通知
する信号である。ＢＡＴ（０：２）は、図７に示す如く
、アドレスピンとデータピンとの値の意味を示す。

【０２１３】命令アドレスストローブＩＡＳ＃はアドレ
スピンへ出力された命令アドレスが有効であることを示
す。 命令ストローブＩＳ＃　は本発明のデータ処理装置１０
０　が命令入力準備を完了したことを示す。

【０２１４】ＩＣ＃は本発明のデータ処理装置１００　
に命令アクセスサイクルを終了してもよいことを通知す
る信号である。ホールドリクエストＨＲＥＱ＃　は本発
明のデータ処理装置１００　にバス権を要求する信号で
ある。

【０２１５】ＨＡＣＫ＃は本発明のデータ処理装置１０
０　がＨＲＥＱ＃　を受付けてバス権を他のデバイスに
渡したことを示す信号である。ＩＲＥＱ（０：２）は外
部割込み要求信号である。ＩＡＣＫ＃は本発明のデータ
処理装置１００　が外部割込みを受付け、割込みベクト
ルアクセスサイクルを行っていることを示す信号である
。

【０２１６】（６．２）　「外部デバイスのアクセス」
本発明のデータ処理装置１００　を用いた図６に示すシ
ステム構成例では、本発明のデータ処理装置１００　と
データキャッシュ１０７，　１０８とはデータピンに接
続されているデータバス１０２，　　アドレスピンに接
続されているアドレスバス１０１　の他、　ＢＡＴ（０
：２），　ＤＡＳ＃，　Ｒ／Ｗ＃，　ＤＳ＃，　ＤＣ＃
　とでも接続されている。本発明のデータ処理装置１０
０　と命令キャッシュ１０６　とは命令ピンに接続され
ている命令バス１０３，　　アドレスバス１０１　の他
、ＢＡＴ（０：２），　ＩＡＳ＃，　ＩＳ＃，　ＩＣ＃
とでも接続されている。

【０２１７】なお、クロックＣＬＫ　はシステム全体に
供給されていてシステムの基本タイミングを決定する。

【０２１８】本発明のデータ処理装置１００　は、標準
アクセスモードでのバスアクセスではデータバス１０２
　を用いたデータアクセスと命令バス１０３　を用いた
命令アクセスとを、それぞれ十分高速な外部メモリに対
して外部入力クロックＣＬＫ　の２サイクルに１度の割
合で行える。

【０２１９】また本発明のデータ処理装置１００　は、
クワッドアクセスモードでのバスアクセスではデータバ
ス１０２　を用いたデータアクセスと命令バス１０３　
を用いた命令アクセスとを、それぞれ十分高速な外部の
メモリに対して外部入力クロックＣＬＫ　の５サイクル
に４度の割合で行える。

【０２２０】アドレスバス１０１　はデータキャッシュ
１０７，　１０８のアクセスと命令キャッシュ１０６　
のアクセスとの両方に利用される。

【０２２１】（７）　「本発明の他の実施例」上記実施
例では複数オペランドを転送する命令である　ＬＤＭ命
令，　　ＳＴＭ命令，　　ＥＮＴＥＲ命令，　　ＥＸＩ
ＴＤ命令を対象として命令の複数のオペランドのアドレ
スを命令実行段階に先立って計算するデータ処理装置の
例を説明したが、ストリング操作命令などのような複数
のオペランドを扱う他の高機能命令に関しても同様に処
理することは勿論可能である。

【０２２２】

【発明の効果】以上に詳述した如く本発明のデータ処理
装置によれば、マイクロプログラムなどを用いて命令実
行段階で複数オペランドのアドレスを計算して処理を行
う場合に比して、命令実行段階のオーバーヘッドが無く
なるので、命令を効率的に実行することが可能になる。

【図面の簡単な説明】

【図１】本発明のデータ処理装置の命令デコード部の詳
細な構成を示すブロック図である。

【図２】本発明のデータ処理装置のプライオリティエン
コード部の詳細な構成を示すブロック図である。

【図３】本発明のデータ処理装置のオペランドアドレス
計算部及び整数演算部の詳細な構成を示すブロック図で
ある。

【図４】本発明のデータ処理装置１００　の全体構成を
示すブロック図である。

【図５】本発明のデータ処理装置のパイプライン処理機
構の各ステージを説明するための模式図である。

【図６】本発明のデータ処理装置を用いたデータ処理シ
ステムの構成例を示すブロック図である。

【図７】本発明のデータ処理装置の入出力信号及びその
ための各ピンを示す模式図である。

【図８】本発明のデータ処理装置のレジスタ番地指定回
路の詳細な構成を示すブロック図である。

【図９】本発明のデータ処理装置の命令のフォーマット
をシステム模式図である。

【図１０】本発明のデータ処理装置の２オペランド命令
の短縮形フォーマットを示す模式図である。

【図１１】本発明のデータ処理装置の１オペランド命令
の一般形フォーマット（Ｇ１−ｆｏｒｍａｔ）　を示す
模式図である。

【図１２】本発明のデータ処理装置の２オペランド命令
の一般形フォーマットを示す模式図である。

【図１３】本発明のデータ処理装置のショートブランチ
命令のフォーマットを示す模式図である。

【図１４】本発明のデータ処理装置の命令中のアドレッ
シングモード指定部のフォーマットを示す模式図である
。

【図１５】本発明のデータ処理装置のレジスタ間接モー
ドのフォーマットの模式図である。

【図１６】本発明のデータ処理装置のレジスタ相対間接
モードのフォーマットの模式図である。

【図１７】本発明のデータ処理装置の即値モードのフォ
ーマットの模式図である。

【図１８】本発明のデータ処理装置の絶対モードのフォ
ーマットの模式図である。

【図１９】本発明のデータ処理装置のＰＣ相対間接モー
ドのフォーマットの模式図である。

【図２０】本発明のデータ処理装置のスタックポップモ
ードのフォーマットの模式図である。

【図２１】本発明のデータ処理装置のスタックプッシュ
モードのフォーマットの模式図である。

【図２２】本発明のデータ処理装置のレジスタベース多
段間接モードのフォーマットの模式図である。

【図２３】本発明のデータ処理装置のＰＣベース多段間
接モードのフォーマットの模式図である。

【図２４】本発明のデータ処理装置の絶対ベース多段間
接モードのフォーマットの模式図である。

【図２５】本発明のデータ処理装置の多段間接モードの
フォーマットの模式図である。

【図２６】本発明のデータ処理装置の多段間接アドレッ
シングモードによる命令フォーマットの多段間接モード
が継続するか終了するかのバリエーションを示す模式図
である。

【図２７】本発明のデータ処理装置の多段間接アドレッ
シングモードによる命令フォーマットのディスプレース
メントのサイズのバリエーションを示す模式図である。

【図２８】本発明のデータ処理装置の複数データロード
命令である　ＬＤＭ命令のフォーマットを示す模式図で
ある。

【図２９】本発明のデータ処理装置の複数データストア
命令である　ＳＴＭ命令のフォーマットを示す模式図で
ある。

【図３０】本発明のデータ処理装置の　ＥＮＴＥＲ命令
のフォーマットを示す模式図である。

【図３１】本発明のデータ処理装置の　ＥＸＩＴＤ命令
のフォーマットを示す模式図である。

【図３２】本発明のデータ処理装置のプライオリティエ
ンコード部のビット列生成回路の詳細な構成を示すブロ
ック図である。

【図３３】本発明のデータ処理装置のビット数計数回路
の詳細な構成を示すブロック図である。

【図３４】本発明のデータ処理装置の複数データロード
命令である　ＬＤＭ命令の具体的オペレーションコード
の例を示す模式図である。

【図３５】本発明のデータ処理装置の複数データストア
命令である　ＳＴＭ命令の具体的オペレーションコード
の例を示す模式図である。

【図３６】本発明のデータ処理装置の　ＬＤＭ命令の具
体例を命令デコード部でデコードする際に、パイプライ
ン処理単位を出力する処理のアルゴリズムを示すフロー
チャートの第１の部分である。

【図３７】本発明のデータ処理装置の　ＬＤＭ命令の具
体例を命令デコード部でデコードする際に、パイプライ
ン処理単位を出力する処理のアルゴリズムを示すフロー
チャートの第２の部分である。

【図３８】本発明のデータ処理装置の　ＬＤＭ命令の具
体例を命令デコード部でデコードする際に、パイプライ
ン処理単位を出力する処理のアルゴリズムを示すフロー
チャートの第３の部分である。

【図３９】本発明のデータ処理装置の　ＬＤＭ命令の具
体例を命令デコード部でデコードする際に、パイプライ
ン処理単位を出力する処理のアルゴリズムを示すフロー
チャートの第４の部分である。

【図４０】本発明のデータ処理装置の　ＬＤＭ命令の具
体例を実行する際に、命令実行部での処理のアルゴリズ
ムを示すフローチャートの前半部である。

【図４１】本発明のデータ処理装置の　ＬＤＭ命令の具
体例を実行する際に、命令実行部での処理のアルゴリズ
ムを示すフローチャートの後半部である。

【図４２】本発明のデータ処理装置の　ＬＤＭ命令の具
体例を実行する際のパイプライン処理のタイミングを示
すタイムチャートである。

【符号の説明】

３２　　　　命令デコードステージ ３５　　　　命令実行ステージ １１２　　　命令デコード部 １１５　　　オペランドアドレス計算部１２０　　　オ
ペランドアクセス部

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　少なくとも１個の第１のメモリオペラ
   ンドを対象とする第１の処理と、少なくとも１個の第２
   のメモリオペランドを対象とする第２の処理とを含む複
   数の処理を実行する命令をデコードし、第１のアドレス
   計算制御コード、第１の演算制御コード、第２のアドレ
   ス計算制御コード及び第２の演算制御コードを出力する
   命令デコード部と、加算器と該加算器に接続された出力
   ラッチとを有し、前記命令デコード部が出力する前記第
   １，第２のアドレス計算制御コードに従ってメモリオペ
   ランドのアドレスを計算して出力するオペランドアドレ
   ス計算部と、該オペランドアドレス計算部が出力するオ
   ペランドのアドレスと前記命令デコード部が出力する前
   記第１，第２の演算制御コードとに従って前記命令を実
   行する命令実行部とを備え、前記命令デコード部が前記
   命令をデコードした場合に、前記オペランドアドレス計
   算部は、前記命令デコード部が出力する前記第１のアド
   レス計算制御コードに従って前記第１のメモリオペラン
   ドのアドレスである第１のアドレスを計算して前記出力
   ラッチに保持させると共に前記命令実行部へ出力し、前
   記命令デコード部が出力する前記第２のアドレス計算制
   御コードに従って前記出力ラッチに保持されている前記
   第１のアドレスに基づいて前記第２のメモリオペランド
   のアドレスである第２のアドレスを計算して前記命令実
   行部へ出力し、前記命令実行部は、前記オペランドアド
   レス計算部が出力する前記第１のアドレスと前記命令デ
   コード部が出力する前記第１の演算制御コードとに従っ
   て前記第１の処理を実行し、前記オペランドアドレス計
   算部が出力する前記第２のアドレスと前記命令デコード
   部が出力する前記第２の演算制御コードとに従って前記
   第２の処理を実行すべくなしてあることを特徴とするデ
   ータ処理装置。