JP2554050B2 - デ−タ処理方法 - Google Patents

デ−タ処理方法

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JP2554050B2 JP61039192A JP3919286A JP2554050B2 JP 2554050 B2 JP2554050 B2 JP 2554050B2 JP 61039192 A JP61039192 A JP 61039192A JP 3919286 A JP3919286 A JP 3919286A JP 2554050 B2 JP2554050 B2 JP 2554050B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理技術さらにはプログラム制御
方式のシステムにおける命令形式に適用して特に有効な
技術に関し、例えば命令実行に際して２つのオペランド
を用いる２オペランド命令の構成方式に利用して有効な
技術に関する。
［従来技術］ プログラム制御方式のシステムの命令には、命令実行
に際して２つのオペランドを用いる２オペランド命令、
１つのオペランドを用いる１オペランド命令およびオペ
ランドを不要とする０オペランド命令などがある。この
うち、２オペランド命令では、オペランドの実効アドレ
スの計算を２回行う必要があり、２オペランド命令の構
成の仕方については、従来２つの方法があった。１つ
は、１ワード（命令をアドレスづけする単位）のなかに
オペレーションコードおよび２つのオペランドの計算に
必要な情報をすべて入れてしまう方法である（［株］日
立製作所、1982年９月発行、「日立マイクロコンピュー
タ、SEMICONDUCTER DATA BOOK、8/16ビットマイクロコ
ンピュータ」第945頁〜952頁参照）。
［発明が解決しようとする問題点］ このような命令形式をとると、オペレーションコード
とオペランドの実効アドレス計算に必要な情報を同時に
デコードできるため、２オペランド命令の実行速度が速
いという利点がある。しかしながら、２つのオペランド
の計算に必要な情報をオペレーションコードとともに同
一ワード内にいれてしまうと、オペレーション指定部の
幅が狭くなるため、命令の数（種類）が少なくなるとい
う不都合がある。
一方、２オペランド命令の構成方式の他の例として、
オペレーション指定部と、オペランドの指定部を別々の
ワード内に入れて、複数ワードによって実行する方式が
ある（特開昭59−31733号公報）。この命令方式に従う
と、同一ワード内にオペレーション指定部とオペランド
指定部を入れる方式に比べてオペレーション指定部のフ
ィールド幅を大きく取れるので、命令の数が豊富になる
という利点がある。
しかしながら、従来提案されている複数ワードによる
２オペランド命令を構成する方式にあっては、オペレー
ション指定部を含むワードの後に、オペランド指定部を
含むワードを続けるようにされていた。そのため、先ず
オペレーションワードをデコードしてアドレス計算が必
要なことを知り、次にオペランド指定部を含むワードを
デコードして実効アドレスの計算を行った後、オペラン
ドをフェッチする。それから、命令を実行することにな
るため、命令の実行速度が遅いという不都合があった。
この発明の目的は、命令の実行速度を低下させること
なく命令の数（命令の種類）を豊富にできるような技術
を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
すなわち、第１の発明は、二つのオペランドを用いる
２オペランド命令であるか否かを指定するクラス指定部
及び第１のオペランドの実効アドレスの計算に必要な情
報を有する第１オペランド指定部を含む第１ワードと、
オペレーションの詳細を指定するオペレーション指定部
及び第２のオペランドの実効アドレスの計算に必要な情
報を有する第２オペランド指定部を含んで前記第１ワー
ドの後に配置される後続ワードと、を含む命令フォーマ
ットの２オペランド命令を実行可能なマイクロプロセッ
サであって、命令をフェッチする命令レジスタと、前記
命令レジスタにフェッチされた命令をデコードする命令
デコーダと、前記命令デコーダで解読されたデコード信
号に基づいて制御される実行ユニットとを有し、前記命
令デコーダによる前記２オペランド命令に含まれる第１
ワードのデコード結果に従って前記実行ユニットが前記
第１のオペランドの実効アドレスの計算を行い第１のオ
ペランドを取得するのに並行して、前記命令デコーダは
当該２オペランド命令に含まれる前記後続ワードをデコ
ードし、この後続ワードのデコード結果に基づいて前記
実行ユニットが、第２のオペランドの実効アドレスの計
算を行って第２のオペランドを取得すると共に、取得さ
れた第２のオペランド及び前記第１のオペランドを用い
て、前記オペレーション指定部によって指定された処理
を行うものであることを特徴とする。
第２の発明は、二つのオペランドを用いる２オペラン
ド命令であるか否かを指定するクラス指定部及び第１の
オペランドの実効アドレスの計算に必要な情報を有する
第１オペランド指定部を含む第１ワードと、前記第１オ
ペランドの指定部の拡張部を有し前記第１ワードの次に
配置される拡張部用ワードと、オペレーションの詳細を
指定するオペレーション指定部及び第２オペランドの実
効アドレスの計算に必要な情報を有する第２オペランド
指定部を含んで前記拡張部用ワードの次に配置される後
続ワードと、含む命令フォーマットの２オペランド命令
を実効可能なマイクロプロセッサであって、命令をフェ
ッチする命令レジスタと、前記命令レジスタにフェッチ
された命令をデコードする命令デコーダと、前記命令デ
コーダで解読されたデコード信号に基づいて制御される
実行ユニットとを有し、前記命令デコーダによる前記２
オペランド命令に含まれる第１ワード及び前記拡張部用
ワードのデコード結果に従って前記実行ユニットが前記
第１のオペランドの実効アドレスの計算を行い第１のオ
ペランドを取得するのに並行して、前記命令デコーダは
当該２オペランド命令に含まれる前記後続ワードをデコ
ードし、この後続ワードのデコード結果に基づいて前記
実行ユニットが、第２のオペランドの実効アドレスの計
算を行って第２のオペランドを取得すると共に、取得さ
れた第２のオペランド及び前記第１のオペランドを用い
て、前記オペレーション指定部によって指定された処理
を行うものであることを特徴とする。
［作用］ 上記した手段によれば、特に２オペランド命令の実行
速度を低下させることなく命令の数を豊富にできるよう
にするという上記目的を達成するものである。
［実施例］ 第１図には、本発明の一実施例に係るマイクロプロセ
ッサで取扱われる命令の形式が示される。
すなわち、この実施例の２オペラント命令を実行する
マイクロプロセサは、16ビットを基本単位としている。
従って、インストラクションに対するアドレスも、16ビ
ットが最小単位となっている。マイクロプロセサ内で
は、この16ビットが常に同時に読み込まれるため、16ビ
ット内での配置には本質的な意味はない。このような命
令の最小単位を、ワードと呼ぶことにする。
第１図に示す２オペランド命令は、先頭の第１ワード
が、第１のオペランドの実効アドレスを計算するのに必
要な情報がコード化されたオペランド指定部EA1を含む
構成とされている。オペランド指定部EA1は、特に制限
されないが８ビットで構成されている。
オペランド指定部EA1を構成する８ビットコードは、
特に制限されないが次表１のように定義される。
但し、表１においてＰは、アドレスポインタサイズ指
定ビットであり、０なら例えば32ビットを示し、１なら
64ビットを示すとみなされる。Rnは、レジスタ番号指定
ビット、Dispは、ディスプレイスメント値、Litはリテ
ラル値すなわち即値である。SSは、拡張部のビット構成
を示し、例えば01なら16ビット、10なら32ビット、11な
ら64ビットを示す。
表１において、例えばフレームポインタ相対ショート
ディスプレイスメント、スタックポインタ相対ショート
ディスプレイスメントはそれぞれフレームポインタから
の相対のディスプレイスメント付アドレスモード、スタ
ックポインタからの相対のディスプレイスメント付アド
レスモードを示す。これらのモードは、ディスプレイス
メント値が４ビットであるので、その値が小さい場合に
適用される。これらのモードによると、ディスプレイス
メント値がオペランド指定部内に設定されるので、拡張
部のような部分にディスプレイスメント値を設定しなく
ても良い。
表１のコード構成によると、オペランドは次のように
して求められる。例えば、スタックポインタ相対ショー
トディスプレイスメントにおいて、オペランドは、メモ
リーアドレスのうちのスタックポインタによって示され
るアドレス値に対してオペランド指定部のディスプレイ
スメント値だけ増加されたアドレスにおける内容から構
成される。
第１図において、第１ワードには上記オペランド指定
部EA1の他にクラス指定部CL、モード指定部MD、サイズ
指定部SZ1が設けられている。クラス指定部CLは、この
命令では16ビット中の上位５ビットからなり、上位５ビ
ットが唯一特定の状態（例えばオール“1"またはオール
“0"等）になったとき、この命令が２オペランド命令で
あることを指定する。
上記モード指定部MDとサイズ指定部SZ1は、それぞれ
１ビットと２ビットで構成されており、各コードは例え
ば第４図に示すように定義される。すなわち、モード指
定部MDではアドレス計算後にオペランドをフェッチする
か否かを指定する。命令の中には、オペランドフェッチ
を行わずアドレス計算のみ行い、それを所望のレジスタ
にいれるような命令があるので、このビットを用いて識
別することができる。
一方、サイズ指定部SZ1は、オペランドのサイズが8,1
6,32または64ビットのいずれであるか指定する。これに
よって、メモリもしくはレジスタ内からこのコードに応
じたビット数のデータを取り出すようにすることができ
る。
２オペランド命令の中には、例えばレジスタ相対のよ
うなアドレッシングモードに応じてディスプレイスメン
ト（もしくはオフセット）等を入れる拡張部が、１ワー
ドまたは２ワード以上必要なことがある。そこで、この
実施例ではこの第１オペランドの拡張部EX1が、上記第
１ワードの後の第２ワード以下に続くように構成されて
いる。
そして、この第１オペランド拡張部EX1に続く第ｎワ
ードに例えば加算、減算のようなオペレーションの詳細
を指定するオペレーション指定部OPが入るようにされ
る。ただし、オペレーション指定部OPの幅は、必要な命
令の種類との関係で16ビット全部はいらない。そこでこ
の実施例では、第ｎワードの上位６ビットをオペレーシ
ョン指定部OPとし、残りのフィールドには８ビット幅の
第２オペランド指定部EA2と、第２オペランドのサイズ
を示す２ビット幅のサイズ指定部SZ2が設けられてい
る。
このようにして、オペレーション指定部OPと第２オペ
ランド指定部EA2とにより第ｎワードが構成されるとと
もに、必要に応じて上記第２オペランドの拡張部EX2が
上記第ｎワードの次の第ｎ＋１ワード以下に続くように
されている。
第５図には、上記２オペランド命令をする命令体系に
よって動作するマイクロプロセサのハードウェア構成の
一例が示されている。
この実施例のマイクロプロセサは、マイクロプログラ
ム制御方式の制御部を備えている。すなわち、マイクロ
プロセサを構成するLSIチップ１内には、マイクロプロ
グラムが格納されたマイクロROM（リード・オンリ・メ
モリ）２が設けられている。マイクロROM2は、マイクロ
アドレス発生回路５によってアクセスされ、マイクロプ
ログラムを構成するマイクロ命令を順次出力する。
マイクロアドレス発生回路５は、命令レジスタ３にフ
ェッチされたマクロ命令のコードを、命令デコーダ４で
デコードした信号が供給される。マイクロアドレス発生
回路５はこの信号に基づいて対応するマイクロアドレス
を形成し、マイクロROM2に供給する。これによって、そ
のマクロ命令を実行する一連のマイクロ命令群の最初の
命令が読み出される。このマイクロ命令コードによっ
て、各種テンポラリレジスタやデータバッファ，演算論
理ユニット等からなる実行ユニット６等に対する制御信
号が形成される。
マクロ命令に対応する一連のマイクロ命令群のうち２
番目以降のマイクロ命令の読出しは、直前に読み出され
たマイクロ命令のネクストアドレスフィールドのコード
がマイクロROM2に供給されることにより、直前のマイク
ロ命令内のネクストアドレスとマイクロアドレス発生回
路４からのアドレスとに基づいて行われる。このように
して、一連のマイクロ命令が読み出されて形成された制
御信号によって実行ユニット６が制御され、マクロ命令
が実行される。
この実施例では、特に制限されないが、バッファ記憶
方式が採用されており、マイクロプロセサLSI内にキャ
ッシュメモリ７が設けられ、外部メモリ８内でのデータ
のうちアクセス頻度の高いプログラムデータがキャッシ
ュメモリ７内に登録される。これによって、プログラム
の取込みが高速化される。
前述のようにこの実施例においては、２オペランド命
令が複数ワードから構成されているため、オペレーショ
ン指定部OPのフィールド幅を大きくとることができる。
従って、命令の種類を多く持つことができる。しかも、
先頭のワードに第１オペランド（ソースオペランド）の
実効アドレス計算に必要な情報が入っているので、第１
ワード（拡張部があるときは第１ワードおよび第２ワー
ド…）をフェッチして対応するマイクロ命令を読み出
し、それをデコードするだけでオペランドのアドレス計
算を行うことができる。このアドレス計算を行っている
間は、命令レジスタ３および命令デコーダ４が空いてい
るので、アドレス計算およびこのアドレスによる第１オ
ペランドのフェッチ中にオペレーション指定部OPを含む
第ｎワードを取り込んで、オペレーションコードに対応
するマイクロ命令の読出し作業を行うことができる。
第６図は、２オペランド命令の実行シーケンスを示し
ている。実行シーケンスは、図示のように、命令の第１
ワードをデコードする第１デコード61、第１ワードのデ
コード情報に基づく第１オペランドアドレス計算63、計
算されたアドレスを使用するオペランドフェッチ64、計
算63及びオペランドフェッチ64の実行中における第１図
の第ｎワードのデコード62を含む。
その結果、第１オペランドのアドレス計算及び第１オ
ペランドのフェッチが終了した後、直ちに前記第１図の
第ｎワードのデコード結果に対応したマイクロ命令を読
み出して、第２オペランドのアドレス計算を含む処理、
すなわち、第２オペランドのアドレス計算を行って第２
オペランドをフェッチすると共にフェッチされた第１及
び第２オペランドを用いてオペレーションコードが指定
する処理を行うことができる。これによって、２オペラ
ンド命令が高速で実行できるようになる。
なお、第２図および第３図には、２オペランド命令の
命令形式を第１図に示すようなフォーマットにした場合
の１オペランド命令と０オペランド命令の構成例を示
す。これらの命令は２ビットのクラス指定部CLを有して
おり、このクラス指定部CLによって、それぞれ１オペラ
ンド命令または０オペランド命令であることが指定され
る。
また、１オペランド命令は前記２オペランド命令の第
ｎワードと同じように、オペレーション指定部EAおよび
オペランドのサイズ指定部SZとを備えた構成にされてい
る。これによって、１オペランド命令は、オペランドの
実効アドレス計算と命令の実行を速やかに行うことがで
きる。なお、１オペランド命令も前記２オペランド命令
と同じように拡張部を有する場合には、オペレーション
指定部OPおよびオペランド指定部EA等からなる上記ワー
ドの後に続く、第２ワード以下に拡張部が入るようにさ
れる。オペランド指定部EAの構成は２オペランド命令の
オペランド指定部EA1,EA2と同じ構成にされる。
一方、０オペランド命令は、クラス指定部CL以外のビ
ットが全てオペレーション指定部に使用されている。
［発明の効果］ ２オペランド命令を複数ワードに分けて構成すると共
に、先頭の第１ワードには第１のオペランドの実効アド
レス計算に必要な情報を入れ、その後のワードにオペレ
ーション指定部を含むワードを続けるように構成し、オ
ペレーション指定部を含むワードをデコードする前に、
第１のオペランドの実効アドレス計算を開始して第１の
オペランドをフェッチし、これに並行してオペレーショ
ン指定部を含むワードをデコードするので、２オペラン
ド命令の実行速度を向上させることができる。しかも、
オペレーション指定部を含むワードは第１オペランド指
定部とは別のワードに含められるので、オペレーション
指定部に割り当て可能なビット数を多くすることがで
き、命令の数（命令の種類）を豊富にすることができ
る。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例で
は、命令のフェッチ単位が16ビットである場合の２オペ
ランド命令の形式方式について説明したが、命令の構成
単位が16ビットに限らず８ビットあるいは32ビットの場
合にも適用することができる。また、上記実施例に従う
と、命令の構成単位が16ビットに満たない場合（例えば
８ビット）、１オペランド命令を１ワード（この場合８
ビット）で構成するのが困難になる。従ってこのような
１オペランド命令を構成する場合にも本発明を適用し
て、オペランド指定部を含むワードの後にオペレーショ
ン指定部を有するワードを続けるように構成することが
できる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロプロセサ
の命令形式に適用した場合について説明したが、この発
明はそれに限定されるものでなく、計算機やミニコン等
プログラム制御方式のデータ処理システムに適用するこ
とができる。
【図面の簡単な説明】
第１図は本発明の一実施例に係るマイクロプロセッサで
取扱われる２オペランド命令の構成例を示す説明図、 第２図および第３図は、１オペランド命令および０オペ
ランド命令の構成例を示す説明図、 第４図はそのモード指定部およびサイズ指定部の定義の
仕方の一例を示す説明図、 第５図は、上記２オペランド命令を実行するマイクロプ
ロセサの構成例を示すブロック図、 第６図は、上記２オペランド命令の実行手順を示す説明
図である。 OP……オペレーション指定部、EA1,EA2,EA……オペレー
ション指定部、SZ1,SZ2,SZ……オペランドサイズ指定
部、CL……クラス指定部、１……マイクロプロセサ、２
……マイクロROM、３……命令レジスタ、４……命令デ
コーダ、５……マイクロアドレス発生回路、６……実行
ユニット、７……キャッシュメモリ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前島 英雄 日立市久慈町4026番地 株式会社日立製 作所日立研究所内 (56)参考文献 特開 昭62−107339（ＪＰ，Ａ) 特開 昭51−100657（ＪＰ，Ａ) 特開 昭59−132044（ＪＰ，Ａ) 特開 昭59−500241（ＪＰ，Ａ) 特開 昭53−90730（ＪＰ，Ａ) 特公 昭56−26062（ＪＰ，Ｂ２)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】二つのオペランドを用いる２オペランド命
    令であるか否かを指定するクラス指定部及び第１のオペ
    ランドの実効アドレスの計算に必要な情報を有する第１
    オペランド指定部を含む第１ワードと、オペレーション
    の詳細を指定するオペレーション指定部及び第２のオペ
    ランドの実効アドレスの計算に必要な情報を有する第２
    オペランド指定部を含んで前記第１ワードの後に配置さ
    れる後続ワードと、を含む命令フォーマットの２オペラ
    ンド命令を実行可能なマイクロプロセッサであって、 命令をフェッチする命令レジスタと、前記命令レジスタ
    にフェッチされた命令デコードする命令デコーダと、前
    記命令デコーダで解読されたデコード信号に基づいて制
    御される実行ユニットとを有し、 前記命令デコーダによる前記２オペランド命令に含まれ
    る第１ワードのデコード結果に従って前記実行ユニット
    が前記第１のオペランドの実効アドレスの計算を行い第
    １のオペランドを取得するのに並行して、前記命令デコ
    ーダは当該２オペランド命令に含まれる前記後続ワード
    をデコードし、この後続ワードのデコード結果に基づい
    て前記実行ユニットが、第２のオペランドの実効アドレ
    スの計算を行って第２のオペランドを取得すると共に、
    取得された第２のオペランド及び前記第１のオペランド
    を用いて、前記オペレーション指定部によって指定され
    た処理を行うものであることを特徴とするマイクロプロ
    セッサ。
  2. 【請求項２】二つのオペランドを用いる２オペランド命
    令であるか否かを指定するクラス指定部及び第１のオペ
    ランドの実効アドレスの計算に必要な情報を有する第１
    オペランド指定部を含む第１ワードと、前記第１オペラ
    ンド指定部の拡張部を有し前記第１ワードの次に配置さ
    れる拡張部用ワードと、オペレーションの詳細を指定す
    るオペレーション指定部及び第２のオペランドの実効ア
    ドレスの計算に必要な情報を有する第２オペランド指定
    部を含んで前記拡張部用ワードの次に配置される後続ワ
    ードと、を含む命令フォーマットの２オペランド命令を
    実行可能なマイクロプロセッサであって、 命令をフェッチする命令レジスタと、前記命令レジスタ
    にフェッチされた命令をデコードする命令デコーダと、
    前記命令デコーダで解読されたデコード信号に基づいて
    制御される実行ユニットとを有し、 前記命令デコーダによる前記２オペランド命令に含まれ
    る第１ワード及び前記拡張部用ワードのデコード結果に
    従って前記実行ユニットが前記第１のオペランドの実効
    アドレスの計算を行い第１のオペランドを取得するのに
    並行して、前記命令デコーダは当該２オペランド命令に
    含まれる前記後続ワードをデコードし、この後続ワード
    のデコード結果に基づいて前記実行ユニットが、第２の
    オペランドの実効アドレスの計算を行って第２のオペラ
    ンドを取得すると共に、取得された第２のオペランド及
    び前記第１のオペランドを用いて、前記オペレーション
    指定部によって指定された処理を行うものであることを
    特徴とするマイクロプロセッサ。
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