JPH0731599B2 - デ−タ処理システム - Google Patents
デ−タ処理システムInfo
- Publication number
- JPH0731599B2 JPH0731599B2 JP60237295A JP23729585A JPH0731599B2 JP H0731599 B2 JPH0731599 B2 JP H0731599B2 JP 60237295 A JP60237295 A JP 60237295A JP 23729585 A JP23729585 A JP 23729585A JP H0731599 B2 JPH0731599 B2 JP H0731599B2
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- JP
- Japan
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- instruction
- address
- operand
- register
- micro
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Description
【発明の詳細な説明】 ［技術分野］ この発明は、データ処理システムに関し、特に、プログ
ラム制御方式による命令の処理を行うデータ処理システ
ムにおいて、オペランド部のワード長が短縮された命令
形式の命令の実行に適用して有効な技術に関する。
ラム制御方式による命令の処理を行うデータ処理システ
ムにおいて、オペランド部のワード長が短縮された命令
形式の命令の実行に適用して有効な技術に関する。
［背景技術］ 従来、［株］日立製作所製HD68000のようなマイクロプ
ロセッサにおけるマクロ命令のセットは、（１）ノーオ
ペランド命令（オペランドを不要とする命令）、（２）
１オペランド命令（３）２オペランド命令（４）レジス
タ・トゥ・レジスタ命令の４種類の命令形式に大別され
る。
ロセッサにおけるマクロ命令のセットは、（１）ノーオ
ペランド命令（オペランドを不要とする命令）、（２）
１オペランド命令（３）２オペランド命令（４）レジス
タ・トゥ・レジスタ命令の４種類の命令形式に大別され
る。
第２図には、HD68000における命令形式のうち２オペラ
ンド命令（例えばニーモニック記号でADD x,Doで示さ
れるようなソース側とデスティネーション側の２つのオ
ペランドを有する命令）のフォーマットが示されてい
る。
ンド命令（例えばニーモニック記号でADD x,Doで示さ
れるようなソース側とデスティネーション側の２つのオ
ペランドを有する命令）のフォーマットが示されてい
る。
すなわち、２オペランド命令は、オペレーションコード
指定フィールドOPと、オペランドのサイズ（８ビット,1
6ビット,32ビットのようなビット長）を指定するサイズ
指定フィールドSzおよびソース側とデスティネーション
側の２つオペランドの位置を示す実効アドレス指定フィ
ールドEA1,EA2とにより、構成されていた。（［株］日
立製作所、1982年９月発行、「日立マイクロコンピュー
タ、SEMICONDUCTER DATA BOOK、8/16ビットマイクロコ
ンピュータ」第945頁〜952頁参照）。
指定フィールドOPと、オペランドのサイズ（８ビット,1
6ビット,32ビットのようなビット長）を指定するサイズ
指定フィールドSzおよびソース側とデスティネーション
側の２つオペランドの位置を示す実効アドレス指定フィ
ールドEA1,EA2とにより、構成されていた。（［株］日
立製作所、1982年９月発行、「日立マイクロコンピュー
タ、SEMICONDUCTER DATA BOOK、8/16ビットマイクロコ
ンピュータ」第945頁〜952頁参照）。
しかるに、本発明者らが、従来の68000系マイクロプロ
セッサを用いたシステムに置けるプログラムを詳しく分
析検討したところ、２オペランド命令によってデスティ
ネーションとして使用されるレジスタは、大半が一つの
特定のレジスタになっていることが分かった。
セッサを用いたシステムに置けるプログラムを詳しく分
析検討したところ、２オペランド命令によってデスティ
ネーションとして使用されるレジスタは、大半が一つの
特定のレジスタになっていることが分かった。
従って、ある特定のレジスタをデスティネーションとし
て使用することが多いようなプログラムでは、２オペラ
ンド命令の際にいちいち同一のデスティネーションアド
レスを書くのは煩雑である。また、デスティネーション
用の実効アドレス指定フィールドEAdを設けることによ
って、２オペランド命令のオペレーションワード長が必
要以上に長くなっているという問題点がある。
て使用することが多いようなプログラムでは、２オペラ
ンド命令の際にいちいち同一のデスティネーションアド
レスを書くのは煩雑である。また、デスティネーション
用の実効アドレス指定フィールドEAdを設けることによ
って、２オペランド命令のオペレーションワード長が必
要以上に長くなっているという問題点がある。
［発明の目的］ この発明の目的は、プログラム制御方式による命令の処
理を行うデータ処理システムにおいて、オペランド部の
ワード長が短縮された命令形式の命令を実行する際に、
短縮された命令を完全に元の形式に復元することなく命
令を実行できる技術を提供することにある。
理を行うデータ処理システムにおいて、オペランド部の
ワード長が短縮された命令形式の命令を実行する際に、
短縮された命令を完全に元の形式に復元することなく命
令を実行できる技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［発明の概要］ 本発明の概要を説明する前に、本発明者によってなされ
た、オペランド部のワード長を短縮する命令形式につい
て説明する。
た、オペランド部のワード長を短縮する命令形式につい
て説明する。
すなわち、２つのオペランドを必要とする命令におい
て、オペレーションコード指定フィールドおよびソース
オペランドを示すソース側実効アドレス指定フィールド
を有するオペランド部ワード内のデスティネーション側
実効アドレス指定フィールドの代わりにデスティネーシ
ョンオペランドを特定のレジスタに固定した命令である
か否かを示す特定ビットもしくはフィールドを新たに設
け、そのモードが指定されたときはデスティネーション
オペランドを汎用レジスタの内の一つ（例えばデータレ
ジスタD0もしくはアドレスレジスタA0）に特定させるよ
うにすることによって、２オペランド命令においてデス
ティネーションオペランドの指定を不要とし、これによ
って、プログラム制御方式による命令の処理のを行うデ
ータ処理システムにおける命令形式のオペランド部のワ
ード長を短縮することができる。
て、オペレーションコード指定フィールドおよびソース
オペランドを示すソース側実効アドレス指定フィールド
を有するオペランド部ワード内のデスティネーション側
実効アドレス指定フィールドの代わりにデスティネーシ
ョンオペランドを特定のレジスタに固定した命令である
か否かを示す特定ビットもしくはフィールドを新たに設
け、そのモードが指定されたときはデスティネーション
オペランドを汎用レジスタの内の一つ（例えばデータレ
ジスタD0もしくはアドレスレジスタA0）に特定させるよ
うにすることによって、２オペランド命令においてデス
ティネーションオペランドの指定を不要とし、これによ
って、プログラム制御方式による命令の処理のを行うデ
ータ処理システムにおける命令形式のオペランド部のワ
ード長を短縮することができる。
本発明は、前記オペランド部のワード長が短縮された命
令形式の命令を実行する際に、短縮された命令を完全に
元の形式に復元することなく命令を実行するようにした
ものであって、本発明は、オペレーションコード指定フ
ィールドと、オペランドの位置を示す実行アドレス指定
フィールドと、少なくとも１つのオペランドが固定され
た命令であるか否かを示す特定フィールドとを有する命
令が入力される命令レジスタと、マイクロ命令が格納さ
れるROMと、前記ROMから読出されたマイクロ命令が格納
されるマイクロコントロールレジスタと、特定レジスタ
の選択処理ルーチンの先頭アドレスを発生するアドレス
発生部と、前記命令レジスタからの命令、前記マイクロ
コントロールレジスタにラッチされたマイクロ命令コー
ドのネクストアドレス、あるいは、前記アドレス発生部
からのアドレスを選択するマルチプレクサと、前記マル
チプレクサからの出力あるいは前記マイクロコントロー
ルレジスタにラッチれたマイクロ命令コードの一部が入
力されるマイクロプログラムカウンタと、前記マイクロ
プログラムカウンタからの出力が入力される前記ROMを
アクセスするためのアドレスデコーダと、前記マイクロ
コントロールレジスタにラッチされたマイクロ命令コー
ドの他の一部が入力される前記マルチプレクサを制御す
るためのマルチプレクサコントロール回路とを具備する
データ処理システムにおいて、前記マルチプレクサコン
トロール回路が、特定フィールドが少なくとも１つのオ
ペランドが固定された命令であることを示すオペランド
部のワード長が短縮された命令が、前記命令レジスタに
取り込まれ、アドレスデコーダに供給されて対応する最
初の命令が読出された場合にセットされるフラグを有
し、かつ、前記フラグがセットされた場合に、前記マル
チプレクサコントロール回路が、アドレス発生部から発
生されたアドレスをアドレスデコーダに供給するように
マルチプレクサを制御することを特徴とする。
令形式の命令を実行する際に、短縮された命令を完全に
元の形式に復元することなく命令を実行するようにした
ものであって、本発明は、オペレーションコード指定フ
ィールドと、オペランドの位置を示す実行アドレス指定
フィールドと、少なくとも１つのオペランドが固定され
た命令であるか否かを示す特定フィールドとを有する命
令が入力される命令レジスタと、マイクロ命令が格納さ
れるROMと、前記ROMから読出されたマイクロ命令が格納
されるマイクロコントロールレジスタと、特定レジスタ
の選択処理ルーチンの先頭アドレスを発生するアドレス
発生部と、前記命令レジスタからの命令、前記マイクロ
コントロールレジスタにラッチされたマイクロ命令コー
ドのネクストアドレス、あるいは、前記アドレス発生部
からのアドレスを選択するマルチプレクサと、前記マル
チプレクサからの出力あるいは前記マイクロコントロー
ルレジスタにラッチれたマイクロ命令コードの一部が入
力されるマイクロプログラムカウンタと、前記マイクロ
プログラムカウンタからの出力が入力される前記ROMを
アクセスするためのアドレスデコーダと、前記マイクロ
コントロールレジスタにラッチされたマイクロ命令コー
ドの他の一部が入力される前記マルチプレクサを制御す
るためのマルチプレクサコントロール回路とを具備する
データ処理システムにおいて、前記マルチプレクサコン
トロール回路が、特定フィールドが少なくとも１つのオ
ペランドが固定された命令であることを示すオペランド
部のワード長が短縮された命令が、前記命令レジスタに
取り込まれ、アドレスデコーダに供給されて対応する最
初の命令が読出された場合にセットされるフラグを有
し、かつ、前記フラグがセットされた場合に、前記マル
チプレクサコントロール回路が、アドレス発生部から発
生されたアドレスをアドレスデコーダに供給するように
マルチプレクサを制御することを特徴とする。
［実施例］ 第１図は、本発明において使用される２オペランド命令
のフォーマットの一例が示されている。
のフォーマットの一例が示されている。
この２オペランド命令では同図に示されているようにオ
ペレーションコード指定フィールドOPおよびオペランド
のサイズ指定フィールドSzに続いて、デスティネーショ
ンオペランドを特定のレジスタに固定するか否か指定す
るビットＡ（以下、Ａビットと称する）が設けられてい
る。このＡビットに“0"が設定された場合には、第１図
（Ａ）に示すように、命令フォーマットは、従来の２オ
ペランド命令のフォーマット（第３図参照）と同じよう
に、ソース側とデスティネーション側の２つのオペラン
ドの位置（レジスタ）を指示する実効アドレス指定フィ
ールドEAsとEAdが付加されたフォーマットにされる。
ペレーションコード指定フィールドOPおよびオペランド
のサイズ指定フィールドSzに続いて、デスティネーショ
ンオペランドを特定のレジスタに固定するか否か指定す
るビットＡ（以下、Ａビットと称する）が設けられてい
る。このＡビットに“0"が設定された場合には、第１図
（Ａ）に示すように、命令フォーマットは、従来の２オ
ペランド命令のフォーマット（第３図参照）と同じよう
に、ソース側とデスティネーション側の２つのオペラン
ドの位置（レジスタ）を指示する実効アドレス指定フィ
ールドEAsとEAdが付加されたフォーマットにされる。
一方、Ａビットが“1"に設定された場合には、デスティ
ネーションオペランドが、例えばデータレジスタD0また
はアドレスレジスタA0のような汎用レジスタのうち一つ
（R0）に固定されて命令が実行される。つまり、EA1E
A2→EA2のような命令がEAR0→R0のように、レジスタR
0が一種のアキュームレータとみなされてオペレーショ
ンが実行される。
ネーションオペランドが、例えばデータレジスタD0また
はアドレスレジスタA0のような汎用レジスタのうち一つ
（R0）に固定されて命令が実行される。つまり、EA1E
A2→EA2のような命令がEAR0→R0のように、レジスタR
0が一種のアキュームレータとみなされてオペレーショ
ンが実行される。
そのため、Ａビットが“1"にされた場合、２オペランド
命令のフォーマットは、第１図（Ｂ）に示すように、１
オペランド命令と同じ形態となる。そのため、オペレー
ションワードの長さが、オペランドを２つとも持つ場合
に比べて短くなる。その結果、２オペランド命令を多数
含むプログラムの記述が簡単になるとともに、マイクロ
プログラム全体の長さが短くなってメモリの使用効率が
高くなる。
命令のフォーマットは、第１図（Ｂ）に示すように、１
オペランド命令と同じ形態となる。そのため、オペレー
ションワードの長さが、オペランドを２つとも持つ場合
に比べて短くなる。その結果、２オペランド命令を多数
含むプログラムの記述が簡単になるとともに、マイクロ
プログラム全体の長さが短くなってメモリの使用効率が
高くなる。
なお、レジスタR0以外のレジスタRxの中味を第２オペラ
ンド（デスティネーション）として用いるような場合に
は、前もってレジスタRxの中味をレジスタR0へ移行して
おいてやればよい。
ンド（デスティネーション）として用いるような場合に
は、前もってレジスタRxの中味をレジスタR0へ移行して
おいてやればよい。
第３図は、本発明の一実施例であるマイクロプロセッサ
のハードウェア構成の一実施例を示すブロック図であ
る。
のハードウェア構成の一実施例を示すブロック図であ
る。
第３図を用いて、本実施例の前記２オペランド命令の実
行の動作について説明する。
行の動作について説明する。
この実施例のマイクロプロセッサは、マイクロプログラ
ム制御方式の制御部を備えている。すなわち、マイクロ
プロセッサを構成するLSIチップ内には、マイクロプロ
グラムが格納されたマイクロROM（リード・オンリ・メ
モリ）１が設けられている。マイクロROM1は、マイクロ
アドレスデコーダ５によってアクセスされる。マイクロ
ROM1からマイクロプログラムを構成するマイクロ命令が
順次読み出される。
ム制御方式の制御部を備えている。すなわち、マイクロ
プロセッサを構成するLSIチップ内には、マイクロプロ
グラムが格納されたマイクロROM（リード・オンリ・メ
モリ）１が設けられている。マイクロROM1は、マイクロ
アドレスデコーダ５によってアクセスされる。マイクロ
ROM1からマイクロプログラムを構成するマイクロ命令が
順次読み出される。
マイクロアドレスデコーダ５には、FIFO（ファーストイ
ン・ファーストアウト）メモリ等からなる命令レジスタ
２にフェッチされたマクロ命令のコードが、マルチプレ
クサ３およびマイクロプログラムカウンタ４を介して供
給される。かかるマイクロ命令がマイクロアドレスデコ
ーダ５によってデコードされることによって、そのマク
ロ命令を実行する一連のマイクロ命令群の最初の命令が
マイクロROM1から読み出され、マイクロコントロールレ
ジスタ６にラッチされる。
ン・ファーストアウト）メモリ等からなる命令レジスタ
２にフェッチされたマクロ命令のコードが、マルチプレ
クサ３およびマイクロプログラムカウンタ４を介して供
給される。かかるマイクロ命令がマイクロアドレスデコ
ーダ５によってデコードされることによって、そのマク
ロ命令を実行する一連のマイクロ命令群の最初の命令が
マイクロROM1から読み出され、マイクロコントロールレ
ジスタ６にラッチされる。
マイクロコントロールレジスタ６にラッチされたマイク
ロ命令コードの一部は、制御信号としてALU等からなる
実行ユニット７やマルチプレクサ３に対して選択信号を
出力するマルチプレクサコントロール回路８に供給され
る。また、マイクロ命令コードの他の一部（ネクストア
ドレスフィールド内のコード）はマルチプレクサ３に供
給される。そして、マルチプレクサコントロール回路８
からの選択信号によってマルチプレクサ３が制御され
て、命令レジスタ２のマイクロ命令に代わってマイクロ
命令のネクストアドレスコードの一方が、マイクロプロ
グラムカウンタ４を介してマイクロアドレスデコーダ５
に供給される。これによってマイクロROM1内から次のマ
イクロ命令が読み出される。
ロ命令コードの一部は、制御信号としてALU等からなる
実行ユニット７やマルチプレクサ３に対して選択信号を
出力するマルチプレクサコントロール回路８に供給され
る。また、マイクロ命令コードの他の一部（ネクストア
ドレスフィールド内のコード）はマルチプレクサ３に供
給される。そして、マルチプレクサコントロール回路８
からの選択信号によってマルチプレクサ３が制御され
て、命令レジスタ２のマイクロ命令に代わってマイクロ
命令のネクストアドレスコードの一方が、マイクロプロ
グラムカウンタ４を介してマイクロアドレスデコーダ５
に供給される。これによってマイクロROM1内から次のマ
イクロ命令が読み出される。
一連のマイクロ命令群がマイクロROM1内の連続したマイ
クロアドレス領域内に格納されている場合には、各マイ
クロ命令は、マイクロプログラムカウンタ４がインクリ
メント動作されることにより順次にマイクロROM1から読
み出される。
クロアドレス領域内に格納されている場合には、各マイ
クロ命令は、マイクロプログラムカウンタ４がインクリ
メント動作されることにより順次にマイクロROM1から読
み出される。
さらに、この実施例では、第１図（Ｂ）に示されている
ような新しいフォーマットの２オペランド命令の実行を
支援すべく、特定レジスタR0の選択処理ルーチンの先頭
アドレスを発生するアドレス発生部９が設けられてい
る。マルチプレクサコントロール回路８内には、オペレ
ーションワード内のＡビットに対応してセット、リセッ
トされるフラグAFが設けられている。
ような新しいフォーマットの２オペランド命令の実行を
支援すべく、特定レジスタR0の選択処理ルーチンの先頭
アドレスを発生するアドレス発生部９が設けられてい
る。マルチプレクサコントロール回路８内には、オペレ
ーションワード内のＡビットに対応してセット、リセッ
トされるフラグAFが設けられている。
Ａビットが“1"に設定された２オペランド命令が命令レ
ジスタ１にフェッチされ、マイクロアドレスデコーダ５
に供給されて対応する最初のマイクロ命令が読み出され
た場合、マイクロ命令コードによってフラグAFがセット
される。マルチプレクサコントロール回路８は、フラグ
AFに“1"が立っている場合には、命令レジスタ２または
マイクロコントロールレジスタ６内のマイクロ命令のネ
クストアドレスの代わりに、アドレス発生部９で発生さ
れたマイクロアドレスをマイクロアドレスデコーダ５に
供給させるようにマルチプレクサ３を制御する。これに
応じて、マイクロROM1からはデスティネーションオペラ
ンドをレジスタR0として処理を行うマイクロ命令が読み
出される。
ジスタ１にフェッチされ、マイクロアドレスデコーダ５
に供給されて対応する最初のマイクロ命令が読み出され
た場合、マイクロ命令コードによってフラグAFがセット
される。マルチプレクサコントロール回路８は、フラグ
AFに“1"が立っている場合には、命令レジスタ２または
マイクロコントロールレジスタ６内のマイクロ命令のネ
クストアドレスの代わりに、アドレス発生部９で発生さ
れたマイクロアドレスをマイクロアドレスデコーダ５に
供給させるようにマルチプレクサ３を制御する。これに
応じて、マイクロROM1からはデスティネーションオペラ
ンドをレジスタR0として処理を行うマイクロ命令が読み
出される。
その結果、この実施例では、命令自体としては形式上デ
スティネーションオペランドを有しない第１図（Ｂ）の
ようなフォーマットであっても、マイクロプログラムの
レベルでは、２つのオペランドを持つ命令として実行さ
れるようになる。
スティネーションオペランドを有しない第１図（Ｂ）の
ようなフォーマットであっても、マイクロプログラムの
レベルでは、２つのオペランドを持つ命令として実行さ
れるようになる。
なお、上記実施例では、オペレーションコード指定フィ
ールドOPとソース側実効アドレス指定フィールドEAsの
他にＡビットを設けることによりデスティネーション側
実行アドレス指定フィールドEAdを省略して、形式上１
オペランドの命令によってデスティネーションオペラン
ドがレジスタR0に特定された２オペランド命令を実行で
きるようにしたものについて説明した。しかしながら、
この発明はこれに限定されるものでなく、例えば、Ａビ
ットとソース側実効アドレス指定フィールドEAsの全体
に着目し、これが特定の値（例えば「1,1,1‥‥１」）
になったならば、ソースオペランドもデスティネーショ
ンオペランドも特定のアドレスに固定された特定の２オ
ペランド命令が実効されるようにすることもできる。
ールドOPとソース側実効アドレス指定フィールドEAsの
他にＡビットを設けることによりデスティネーション側
実行アドレス指定フィールドEAdを省略して、形式上１
オペランドの命令によってデスティネーションオペラン
ドがレジスタR0に特定された２オペランド命令を実行で
きるようにしたものについて説明した。しかしながら、
この発明はこれに限定されるものでなく、例えば、Ａビ
ットとソース側実効アドレス指定フィールドEAsの全体
に着目し、これが特定の値（例えば「1,1,1‥‥１」）
になったならば、ソースオペランドもデスティネーショ
ンオペランドも特定のアドレスに固定された特定の２オ
ペランド命令が実効されるようにすることもできる。
ソースオペランドもデスティネーションオペランドも固
定された２オペランド命令としては、例えばスタック領
域の先頭アドレスTOS（トップオブスタックポイント）
内のデータと、その次のアドレスNOS（ネクストオブス
タックポイント）内のデータとの演算を行って、それを
スタックポイントTOSに入れる なる命令あるいは のような命令が考えられる。
定された２オペランド命令としては、例えばスタック領
域の先頭アドレスTOS（トップオブスタックポイント）
内のデータと、その次のアドレスNOS（ネクストオブス
タックポイント）内のデータとの演算を行って、それを
スタックポイントTOSに入れる なる命令あるいは のような命令が考えられる。
このように、ｎビットのソース側実効アドレス指定フィ
ールドEAsに１ビットを付加し、「ｎ＋１」ビット全体
に着目してそれが特定の値になったときに、オペランド
の固定された特定の２オペランド命令が実行されるよう
に構成することによって、特定の命令についてはオペラ
ンドの指定が全くいらないようにすることができる。ま
た、この「ｎ＋１」全体をソース側実効アドレス指定フ
ィールドEAsとして使用することにより、このフィール
ドにより指定できるレジスタの数もしくはアドレッシン
グモードの種類を、ソース側実効アドレス指定フィール
ドEAsがｎビットである場合に比べて増加させることが
できるようになる。
ールドEAsに１ビットを付加し、「ｎ＋１」ビット全体
に着目してそれが特定の値になったときに、オペランド
の固定された特定の２オペランド命令が実行されるよう
に構成することによって、特定の命令についてはオペラ
ンドの指定が全くいらないようにすることができる。ま
た、この「ｎ＋１」全体をソース側実効アドレス指定フ
ィールドEAsとして使用することにより、このフィール
ドにより指定できるレジスタの数もしくはアドレッシン
グモードの種類を、ソース側実効アドレス指定フィール
ドEAsがｎビットである場合に比べて増加させることが
できるようになる。
さらに、上記のように「ｎ＋１」ビットのフィールドの
うち例えば４ビットに着目して、それが特定の値になっ
たならばオペランドの固定された特定の２オペランド命
令が実行されるように構成することも可能である。
うち例えば４ビットに着目して、それが特定の値になっ
たならばオペランドの固定された特定の２オペランド命
令が実行されるように構成することも可能である。
また、第１図（Ａ），（Ｂ）に示すようなフォーマット
の命令は、アドレッシングモードに応じて各オペランド
の実行アドレス指定フィールドにディスプレースメント
ｄ（オフセット値）を指定する拡張フィールドが付加さ
れたフォーマットでもよい。
の命令は、アドレッシングモードに応じて各オペランド
の実行アドレス指定フィールドにディスプレースメント
ｄ（オフセット値）を指定する拡張フィールドが付加さ
れたフォーマットでもよい。
［効果］ プログラム制御方式による命令の処理を行うデータ処理
システムにおいて、オペランド部のワード長が短縮され
た命令形式の命令を実行する際に、その命令形式を完全
に元の形式に復元することなく命令を実行できるという
効果がある。
システムにおいて、オペランド部のワード長が短縮され
た命令形式の命令を実行する際に、その命令形式を完全
に元の形式に復元することなく命令を実行できるという
効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
［利用分野］ 以上の説明では主とし本発明者によってなされた発明を
その背景となった利用分野であるマイクロプロセッサに
適用した場合について説明したが、この発明はそれに限
定されるものでなく、計算機やミニコン等プログロム制
御方式のデータ処理システム一般に利用することができ
る。
その背景となった利用分野であるマイクロプロセッサに
適用した場合について説明したが、この発明はそれに限
定されるものでなく、計算機やミニコン等プログロム制
御方式のデータ処理システム一般に利用することができ
る。
第１図（Ａ），（Ｂ）はそれぞれ本発明において使用さ
れる２オペランド命令のフォーマット例を示す説明図、 第２図は、従来の68000系マイクロプロセッサにおける
２オペランド命令のフォーマットを示す説明図、 第３図は、本発明の一実施例であるマイクロプロセッサ
のハードウェア構成の一実施例を示すブロック図であ
る。 OP……オペレーションコード指定フィールド、Sz……オ
ペランドサイズ指定フィールド、EAs……ソース側実行
アドレス特定フィールド、EAd……デスティネーション
側実行アドレス指定フィールド、Ａ……特定ビット（Ａ
ビット）、１……マイクロROM、２……命令レジスタ（F
IFO）、３……マルチプレクサ、４……マイクロプログ
ラムカウンタ、５……マイクロアドレスデコーダ、６…
…マイクロコントロールレジスタ、７……実行ユニッ
ト、８……マルチプレクサコントロール回路、AF……フ
ラグ。
れる２オペランド命令のフォーマット例を示す説明図、 第２図は、従来の68000系マイクロプロセッサにおける
２オペランド命令のフォーマットを示す説明図、 第３図は、本発明の一実施例であるマイクロプロセッサ
のハードウェア構成の一実施例を示すブロック図であ
る。 OP……オペレーションコード指定フィールド、Sz……オ
ペランドサイズ指定フィールド、EAs……ソース側実行
アドレス特定フィールド、EAd……デスティネーション
側実行アドレス指定フィールド、Ａ……特定ビット（Ａ
ビット）、１……マイクロROM、２……命令レジスタ（F
IFO）、３……マルチプレクサ、４……マイクロプログ
ラムカウンタ、５……マイクロアドレスデコーダ、６…
…マイクロコントロールレジスタ、７……実行ユニッ
ト、８……マルチプレクサコントロール回路、AF……フ
ラグ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−30841（ＪＰ，Ａ) 特開 昭54−157053（ＪＰ，Ａ) 特開 昭59−200342（ＪＰ，Ａ)
Claims (1)
- 【請求項１】オペレーションコード指定フィールドと、
オペランドの位置を示す実行アドレス指定フィールド
と、少なくとも１つのオペランドが固定された命令であ
るか否かを示す特定フィールドとを有する命令が入力さ
れる命令レジスタと、 マイクロ命令が格納されるROMと、 前記ROMから読出されたマイクロ命令が格納されるマイ
クロコントロールレジスタと、 特定レジスタの選択処理ルーチンの先頭アドレスを発生
するアドレス発生部と、 前記命令レジスタからの命令、前記マイクロコントロー
ルレジスタにラッチされたマイクロ命令コードのネクス
トアドレス、あるいは、前記アドレス発生部からのアド
レスを選択するマルチプレクサと、 前記マルチプレクサからの出力あるいは前記マイクロコ
ントロールレジスタにラッチされたマイクロ命令コード
の一部が入力されるマイクロプログラムカウンタと、 前記マイクロプログラムカウンタからの出力が入力され
る前記ROMをアクセスするためのアドレスデコーダと、 前記マイクロコントロールレジスタにラッチされたマイ
クロ命令コードの他の一部が入力される前記マルチプレ
クサを制御するためのマルチプレクサコントロール回路
とを具備するデータ処理システムにおいて、 前記マルチプレクサコントロール回路が、特定フィール
ドが少なくとも１つのオペランドが固定された命令であ
ることを示すオペランド部のワード長が短縮された命令
が、前記命令レジスタに取り込まれ、アドレスデコーダ
に供給されて対応する最初の命令が読出された場合にセ
ットされるフラグを有し、かつ、前記フラグがセットさ
れた場合に、前記マルチプレクサコントロール回路が、
アドレス発生部から発生されたアドレスをアドレスデコ
ーダに供給するようにマルチプレクサを制御することを
特徴とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237295A JPH0731599B2 (ja) | 1985-10-25 | 1985-10-25 | デ−タ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237295A JPH0731599B2 (ja) | 1985-10-25 | 1985-10-25 | デ−タ処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298428A JPS6298428A (ja) | 1987-05-07 |
| JPH0731599B2 true JPH0731599B2 (ja) | 1995-04-10 |
Family
ID=17013249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237295A Expired - Lifetime JPH0731599B2 (ja) | 1985-10-25 | 1985-10-25 | デ−タ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731599B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444544A (en) * | 1987-08-12 | 1989-02-16 | Hitachi Ltd | Program control system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5330841A (en) * | 1976-09-03 | 1978-03-23 | Nippon Signal Co Ltd:The | Control method of computer |
| JPS54157053A (en) * | 1978-05-31 | 1979-12-11 | Fujitsu Ltd | Data processing unit of micro-program control system |
-
1985
- 1985-10-25 JP JP60237295A patent/JPH0731599B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6298428A (ja) | 1987-05-07 |
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