JPH0795268B2 - デ−タ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプログラムにより命令の実行が制御
されるデータ処理装置に関するものである。

〔従来の技術〕

第３図は従来のマイクロプログラムにより命令の実行が
制御されるデータ処理装置のブロック系統図であり、同
図において、１はデータバス、２はデータバス１より取
り込まれた機械語命令をラッチしておく命令レジスタ、
３は機械語命令を解析する命令デコーダ、ａは命令デコ
ーダ３により生成されたマイクロ命令のエントリアドレ
ス、４はマイクロプログラムにより命令の実行を制御す
るマイクロシーケンサ、５は命令の実行を行なう命令実
行部である。

次に動作について説明する。データバス１よりデータ処
理装置内の命令レジスタに機械語命令が取り込まれる。
この機械語命令は命令デコーダ３により解析されて、命
令の実行部が実行すべきマイクロ命令のエントリアドレ
スａが生成され、マイクロシーケンサ４に渡される。マ
イクロシーケンス４は渡されたエントリアドレスａを用
いてマイクロ命令を読み出し、命令実行部５を制御して
命令の実行を行なう。命令デコーダ３は通常プログラマ
ブルロジックアレイ（以下「PLA」という）等で構成さ
れている。

以上のように、機械語命令がデコードされて実行すべき
マイクロ命令のエントリアドレスを生成するわけであ
る。命令セットによっては命令の種類のみならずオペラ
ンドのアドレッシングモードによってもマイクロ命令の
エントリアドレスを変えないといけない場合がある。
今、第４図（ａ）に示すようなビットセット命令6,7を
デコードし実行する場合を考える。命令デコーダ３の処
理単位を16ビット長とする。また、第４図（ａ）に示し
たように、このビットセット命令は２つのアドレッシン
グ指定フィールドをもち、32ビットで命令の基本部が記
述されるものとする。簡単のためアドレッシングモード
の拡張部は省略して考える。ビットセット命令は、第４
図（ｂ）に示されるように、ベースアドレス８とそこか
らのビットオフセット９により処理対象となるビット位
置10が指定され、そのビットを“1"にセットする。ま
ず、機械語命令６が命令デコーダ３によりデコードされ
る。オペレーションコード6aが解析されて、この機械語
命令６に対応するマイクロ命令のエントリアドレスが生
成される。次に、機械語命令７が命令デコーダ３により
デコードされる。オペレーションコード7aが解析されて
ビットセット命令であることが分かる。この時、アドレ
ッシングモード7bによりベースが示されるが、ベースが
レジスタの場合とメモリの場合で処理が異なる。レジス
タであれば、レジスタ内の指定されたビットに対して処
理を行なえばよいが、メモリであった場合にはベースア
ドレスとオフセットから実際処理を行なうべきデータの
バイトアドレスおよびビットオフセットを計算する必要
がある。従って、この場合オペレーションコード7aのみ
ならずアドレッシングモード7bがレジスタ直接モードが
それ以外かでマイクロ命令のエントリアドレスを変える
必要がある。

次にもう一つの例として、第５図に示されているビット
フィールド抽出命令11,12,13を実行する場合を考える。
ここに示したビットフィールド抽出命令は、第５図
（ｂ）で示されているように、ベース14とオフセット15
で表わされるビット位置からビット幅16で示されるビッ
トフィールド17を抽出し、デスティネーションで示され
るレジスタ13bに書き込む命令である。この命令は、第
５図（ａ）に示したように、２つのアドレッシング指定
フィールドをもち、48ビットで命令の基本部が記述され
るものとする。簡単のためアドレッシングモードの拡張
部は省略して考える。最終的な命令の実行は機械語命令
13が解析された時点で行なうが、この場合も操作対象が
レジスタかメモリかで行なうべき処理が異なる。この場
合、第４図の例と異なる点は、機械語命令13の解析中に
ベースのアドレッシングモードを示すアドレッシングモ
ード12bがレジスタであるかメモリであるかの情報が必
要となることである。この場合、通常、前回の命令デコ
ードの結果を命令デコード用のPLAの入力にフィードバ
ックする必要があり、PLAのサイズが大きくなる。

以上のように、命令の処理がオペランドのアドレッシン
グモードによって異なる場合、命令デコード３はそれを
検出しなければならず、命令デコード３を構成するPLA
の積項数が増大し、命令デコーダ３が大きくなってしま
うという欠点があった。特に、前述のビットフィールド
抽出命令のように一つ前のデコード結果におけるアドレ
ッシングモード解析が次のデコードに必要な場合はPLA
の入力ビット数も増えるためなおさらである。

〔発明が解決しようとする問題点〕

従来のデータ処理装置の命令デコーダは以上のように構
成されているので、オペランドのアドレッシングモード
によってマイクロ命令のエントリアドレスを変えないと
いけない場合、命令デコーダを構成するPLAの積項数が
増大し、LSI化する際のコストが高くなるという問題が
あった。

本発明は上記のような問題を解消するためになされたも
ので、オペランドのアドレッシングモードによってマイ
クロ命令のエントリアドレスを変えないといけない命令
があっても命令デコーダを構成するPLAの積項数を増や
すことなく、LSI化した際にシリコンの消費面積を削減
してより安価なデータ処理装置を得ることを目的とす
る。

〔問題点を解決するための手段〕

本発明に係わるデータ処理装置は、特定の命令に関して
オペランドのアドレッシングモードが特定のアドレッシ
ングモードであったときにデコーダにより生成されたマ
イクロ命令のエントリアドレスの修飾を行なうようにし
たものである。

〔作用〕

本発明によるデータ処理装置は、特定の命令に関してオ
ペランドのアドレッシングモードが特定のアドレッシン
グモードであったときデコーダにより生成されたマイク
ロ命令のエントリアドレスの修飾を行なうことにより、
命令デコーダの積項数を増やさずに特定のアドレッシン
グモード時とそうでない時で異なったマイクロ命令のエ
ントリアドレスを生成する。

〔実施例〕

以下、本発明に係わるデータ処理装置の一実施例を図を
用いて説明する。第１図は本発明に係わるデータ処理装
置の一実施例の命令デコード部のブロック系統図であ
り、第２図は第１図のブロック系統図を実際回路で実現
した回路図である。第１図，第２図において、21は機械
語命令のオペレーションコード部を解析するPLAで構成
された命令デコーダ、22は命令のアドレッシングモード
を解析するPLAで構成されたアドレッシングモードデコ
ーダ、ａは命令デコーダ21から出力された12ビットのマ
イクロ命令のエントリアドレス、a1はエントリアドレス
ａの上位11ビット、a2はエントリアドレスａの最下位ビ
ット、ｂは現在デコード中のアドレッシングモードがレ
ジスタ直接モードであることを示すレジスタ直接モード
信号、23は前回のデコード時のレジスタ直接モード信号
ｂを記憶しておくラッチ、ｃは前回のデコード時のレジ
スタ直接モード信号、24は現在デコード中のレジスタ直
接モード信号ｂと前回のデコード時のレジスタ直接モー
ド信号ｃを選択するためのマルチプレクサ、ｄはマルチ
プレクサ24を制御する信号であって、現在デコード中の
アドレッシングモードによってマイクロ命令のエントリ
アドレスを変えるのか前回のデコード時のアドレッシン
グモードによってマイクロ命令のエントリアドレスを変
えるのかを示す選択信号、ｅはマルチプレクサ24により
選択されたレジスタ直接モード信号、ｆはオペランドが
レジスタの場合マイクロ命令のエントリアドレスを修飾
する必要があることを示す制御信号、25はアンドゲー
ド、ｇはアドレス修飾を行なうかどうかを制御するため
のアドレス修飾制御信号、26はアドレス修飾手段として
のアドレス修飾回路、ｈは最終的なマイクロ命令のエン
トリアドレス、h1はエントリアドレスｈの上位11ビッ
ト、h2はエントリアドレスｈの最下位ビットであり、マ
ルチプレクサ24とアンドゲート25はアドレス修飾制御手
段を構成する。

次に動作について説明する。第４図（ａ）に示すような
ビットセット命令をデコードし実行する場合を考える。
命令デコーダ21の処理単位を16ビット長とする。また、
第４図（ａ）に示したように、このビットセット命令は
２つのアドレッシング指定フィールドをもち、32ビット
で命令の基本部が記述されるものとする。簡単のためア
ドレッシングモードの拡張部は省略して考える。ビット
セット命令は、第４図（ｂ）に示されるように、ベース
アドレス８とそこからのビットオフセット９により処理
対象となるビット位置10が指定され、そのビットを“1"
にセットする。まず、機械語命令６が命令デコーダ21に
よりデコードされる。オペレーションコード6aが解析さ
れて、この機械語命令６に対応するマイクロ命令のエン
トリアドレスが生成される。次に、機械語命令７が命令
デコーダ21によりデコードされる。オペレーションコー
ド7aが解析されてビットセット命令であることが分か
る。この時、アドレッシングモード7bによりベースが示
されるが、ベースがレジスタの場合とメモリの場合で処
理が異なる。レジスタであれば、レジスタ内の指定され
たビットに対して処理を行なえばよいが、メモリであっ
た場合にはベースアドレスとオフセットから実際処理を
行なうべきデータのバイトアドレスおよびビットオフセ
ットを計算する必要がある。従って、この場合オペレー
ションコード7aのみならずアドレッシングモード7bがレ
ジスタ直接モードかそれ以外かでマイクロ命令のエント
リアドレスを変える必要がある。この場合、命令デコー
ダ21はアドレッシングモード7bによらず同じマイクロ命
令のエントリアドレスａを生成する。また、この命令で
は現在デコード中のアドレッシングモードによりエント
リアドレスを変える必要があるので、選択信号ｄは
“0"、制御信号ｆは“1"が出力される。今、アドレッシ
ングモードがレジスタ直接モードであった場合を考え
る。この時、レジスタ直接モード信号ｂは“1"となって
おり、選択信号ｄが“0"であるからマルチプレクサ24に
よりレジスタ直接モード信号ｅが“1"となる。制御信号
ｆが“1"であるからアドレス修飾制御信号ｇが“1"とな
り、アドレス修飾回路26により命令デコーダ21で生成さ
れたマイクロ命令のエントリアドレスａが修飾されて実
際のエントリアドレスｈが生成される。アドレッシング
モードがレジスタ直接モードでなかったら、レジスタ直
接モード信号ｂが“0"となり、アドレス修飾は行なわれ
ない。第２図の例では、レジスタ直接モードであったら
エントリアドレスａの最下位ビットa2が反転される構成
となっている。

次にもう一つの例として、第５図に示されているビット
フィールド抽出命令を実行する場合を考える。ここに示
したビットフィールド抽出命令は、第５図（ｂ）で示さ
れているように、ベース14とオフセット15で表わされる
ビット位置からビット幅16で示されるビットフィールド
17を抽出し、デスティネーションで示されるレジスタ13
bに書き込む命令である。この命令は、第５図（ａ）に
示したように、２つのアドレッシング指定フィールドを
もち、48ビットで命令の基本部が記述されるものとす
る。簡単のためアドレッシングモードの拡張部は省略し
て考える。最終的な命令の実行は機械語命令13が解析さ
れた時点で行なうが、この場合も操作対象がレジスタメ
モリかで行なうべき処理が異なる。この場合、第４図の
例と異なる点は、機械語命令13の解析中にベースのアド
レッシングモードを示すアドレッシングモード12bがレ
ジスタであるかメモリであるかの情報が必要となること
である。今、機械語命令13のデコードを行なう場合を考
える。この場合も、命令デコーダ21はアドレッシングモ
ード12bによらず同じマイクロ命令のエントリアドレス
ａを生成する。また、この命令では、前回のデコード結
果のアドレッシングモードによりエントリアドレスを変
える必要があるので、選択信号ｄは“1"、制御信号ｆは
“1"が出力される。今、アドレッシングモードがレジス
タ直接モードであった場合を考える。この時、ラッチ23
にはアドレッシングモード12bに対応するレジスタ直接
モード信号ｂが記憶されているので、レジスタ直接モー
ド信号ｃは“1"となっており、選択信号ｄが“1"である
からマルチプレクサ24によりレジスタ直接モード信号ｅ
が“1"となる。制御信号ｆが“1"であるからアドレス修
飾制御信号ｇが“1"となり、アドレス修飾回路26により
命令デコーダ21で生成されたマイクロ命令のエントリア
ドレスａが修飾されて実際のエントリアドレスｈが生成
される。アドレッシングモードがレジスタ直接モードで
なかったらレジスタ直接モード信号ｃが“0"となり、ア
ドレス修飾は行なわれない。第２図の例では、レジスタ
直接モードであったらエントリアドレスａの最下位ビッ
トa2が反転される構成となっている。

アドレッシングモードによってエントリアドレスを変え
る必要のない命令では制御信号ｆが“0"となっており、
エントリアドレスの修飾は行なわれない。

以上のように、アドレッシングモードによってエントリ
アドレスを変える必要のある命令では制御信号ｆを“1"
としておき選択信号ｄを設定しておくことにより、命令
デコーダ21のPLAの積項数を増やすことなく、アドレッ
シングモードによりマイクロ命令のエントリアドレスを
変えることができる。

なお、上記実施例では、レジスタ直接モードのときにマ
イクロ命令のエントリアドレスを変える例を示したが、
スタックプッシュモード等任意の特定アドレッシングモ
ードの時にエントリアドレスを変えるようにしてもよ
い。

〔発明の効果〕

以上説明したように本発明は、特定の命令に関してオペ
ランドのアドレッシングモードが特定のアドレッシング
モードであったときデコーダにより生成されたマイクロ
命令のエントリアドレスの修飾を行なうように構成した
ことにより、命令デコーダを構成するプログラマブルロ
ジックアレイの入力信号線数および積項数を減らすこと
ができるので、LSI化したときのシリコンの消費面積を
削減でき安価なデータ処理装置を得ることができる。特
に、オペランドのアドレッシングモードが異なるとマイ
クロプログラムのエントリアドレスを異ならせなければ
ならない命令が存在していても、命令デコーダの規模を
増大させないデータ処理装置を構築することができる。

【図面の簡単な説明】

第１図は本発明に係わるデータ処理装置の一実施例の命
令デコード部を示すブロック系統図、第２図は第１図の
ブロック系統を実際回路で実現した場合を示す回路図、
第３図は従来のデータ処理装置を示すブロック系統図、
第４図はビットセット命令の機械語と動作を説明するた
めの図、第５図はビットフィールド抽出命令の機械語と
動作を説明するための図である。 21……命令デコーダ、22……アドレッシングモードデコ
ーダ、23……ラッチ、24……マルチプレクサ、25……ア
ンドゲート、26……アドレス修飾回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】機械械命令のオペレーションコード部を解
   析してマイクロ命令のエントリアドレスと、オペランド
   のアドレッシングモードが特定アドレッシングモードの
   場合にエントリアドレスを変える必要があるかどうかを
   示す第１の情報とを出力する命令デコード手段と、 機械語命令のオペランド指定子を解析してオペランドの
   アドレッシングモードが特定アドレッシングモードであ
   るかどうかを示す第２の情報を出力するアドレッシング
   モード出力手段と、 前記命令デコーダから出力された前記マイクロ命令のエ
   ントリアドレスを修飾するアドレス修飾手段と、 解析中の命令のアドレッシングモードが特定アドレッシ
   ングモードであることを前記第１の情報が示し、オペラ
   ンドのアドレッシングモードが特定アドレッシングモー
   ドであることを前記第２の情報が示している場合に、前
   記アドレス修飾手段にアドレス修飾を行なわせるアドレ
   ス修飾制御手段とを 備えたことを特徴とするデータ処理装置。
2. 【請求項２】命令デコード手段は、現在デコード中のア
   ドレッシングモードが特定アドレッシングモードである
   ときにアドレス修飾手段にアドレス修飾を行なわせる
   か、前回のデコード時のアドレッシングモードが特定ア
   ドレッシングモードであるときにアドレス修飾手段にア
   ドレス修飾を行なわせるかを選択するための選択信号を
   出力し、アドレッシングモード出力手段は、前回のデコ
   ード時のアドレッシングモードを記憶する記憶手段と、
   前記選択信号に応じて、現在デコード中のアドレッシン
   グモードと前記記憶手段に記憶されているアドレッシン
   グモードとのいずれかを選択する選択手段とを備えたこ
   とを特徴とする特許請求の範囲第１項記載のデータ処理
   装置。
3. 【請求項３】アドレス修飾手段は、エントリアドレスの
   特定ビットの反転を行うことを特徴とする特許請求の範
   囲第１項又は第２項記載のデータ処理装置。