JPH0375904B2 - - Google Patents
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- JPH0375904B2 JPH0375904B2 JP57182313A JP18231382A JPH0375904B2 JP H0375904 B2 JPH0375904 B2 JP H0375904B2 JP 57182313 A JP57182313 A JP 57182313A JP 18231382 A JP18231382 A JP 18231382A JP H0375904 B2 JPH0375904 B2 JP H0375904B2
- Authority
- JP
- Japan
- Prior art keywords
- microcode
- register
- field
- microprogram
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- Prior art date
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- 238000000034 method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 10
- 230000010365 information processing Effects 0.000 description 4
- 230000006399 behavior Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御方式、特に、
情報処理装置をマイクロプログラムで制御するマ
イクロプログラム制御方式に関する。
情報処理装置をマイクロプログラムで制御するマ
イクロプログラム制御方式に関する。
一般に、マイクロプログラム制御方式で使用す
るマイクロプログラムのマイクロ命令形式は水平
型と垂直型の２つに分類することができる。
るマイクロプログラムのマイクロ命令形式は水平
型と垂直型の２つに分類することができる。
以下に、従来のマイクロプログラム制御方式に
ついて、図面を参照して説明する。
ついて、図面を参照して説明する。
第１図は従来の水平型マイクロプログラムにお
ける命令型式に対するマイクロプログラム制御方
式の動作を説明するための模式図である。
ける命令型式に対するマイクロプログラム制御方
式の動作を説明するための模式図である。
第１図に示す水平型マイクロプログラムにおけ
るマイクロコードMCは、複数のフイールドF1〜
F3で構成され、フイールドF1のようにデータビ
ツトが直接演算の制御回路Ｃなどを制御したりフ
イールドF2のようにデコーダＤを通して制御回
路Ｃを制御するなど、フイールドごとに独立した
制御を行なう方式である。
るマイクロコードMCは、複数のフイールドF1〜
F3で構成され、フイールドF1のようにデータビ
ツトが直接演算の制御回路Ｃなどを制御したりフ
イールドF2のようにデコーダＤを通して制御回
路Ｃを制御するなど、フイールドごとに独立した
制御を行なう方式である。
しかし、このようなマイクロプログラム制御方
式ではほぼ制御ゲートの数にマイクロコードのビ
ツトが対応している点で高速で細かな制御が可能
な半面、制御ゲートの数が多くなると語長が極端
に長くなるという欠点を有している。
式ではほぼ制御ゲートの数にマイクロコードのビ
ツトが対応している点で高速で細かな制御が可能
な半面、制御ゲートの数が多くなると語長が極端
に長くなるという欠点を有している。
このように、マイクロコードの語長が長くなる
欠点を是正したものが、垂直型マイクロプログラ
ムによるもので、第２図は従来の垂直型マイクロ
プログラムにおける命令形式に対するマイクロプ
ログラム制御方式の動作を説明するための模式図
である。
欠点を是正したものが、垂直型マイクロプログラ
ムによるもので、第２図は従来の垂直型マイクロ
プログラムにおける命令形式に対するマイクロプ
ログラム制御方式の動作を説明するための模式図
である。
すなわち、第２図に示す垂直型はマイクロプロ
グラムのマイクロコードMOは複数のフイールド
F1，F2とオペレーシヨンフイールドOFとに分割
され、このオペレーシヨンフイールドOFが他の
フイールドF1，F2の制御動作を決定するマイク
ロプログラム制御方式である。
グラムのマイクロコードMOは複数のフイールド
F1，F2とオペレーシヨンフイールドOFとに分割
され、このオペレーシヨンフイールドOFが他の
フイールドF1，F2の制御動作を決定するマイク
ロプログラム制御方式である。
このような垂直型マイクロプログラムを用いた
ときの命令のコード形式を第２図を用いて説明す
る。
ときの命令のコード形式を第２図を用いて説明す
る。
第２図に示すマイクロプログラムMOは３つの
フイールド（オペレーシヨンフイールドOFと、
フイールドF1をフイールドF2）に分割される。
オペレーシヨンフイールドOFはフイールドF1、
およびフイールドF2の動作の定義を行なうため、
オペレーシヨンフイールドOFのオペレーシヨン
コードのデコード結果を用いて再度フイールド
F1、フイールドF2のデコードが行なわれる。こ
のことはデコーダを２段通ることになるので、デ
コード時間が水平型の２倍になるという欠点を有
している。
フイールド（オペレーシヨンフイールドOFと、
フイールドF1をフイールドF2）に分割される。
オペレーシヨンフイールドOFはフイールドF1、
およびフイールドF2の動作の定義を行なうため、
オペレーシヨンフイールドOFのオペレーシヨン
コードのデコード結果を用いて再度フイールド
F1、フイールドF2のデコードが行なわれる。こ
のことはデコーダを２段通ることになるので、デ
コード時間が水平型の２倍になるという欠点を有
している。
次に、分岐命令を例にとつて詳細に説明する。
第３図ａは従来の垂直型マイクロプログラムを
用いたマイクロプログラム制御方式の情報処理装
置の一例を示すブロツク図で、１はマイクロプロ
グラムメモリ、２はマイクロコードレジスタ、３
はオペコードデコーダ、４はオペランド（フイー
ルドF1、フイールドF2）デコーダ、５はマイク
ロプログラムアドレスレジスタ、６はマルチプレ
クサ、７はインクリメンタ、８はネクストアドレ
スレジスタである。
用いたマイクロプログラム制御方式の情報処理装
置の一例を示すブロツク図で、１はマイクロプロ
グラムメモリ、２はマイクロコードレジスタ、３
はオペコードデコーダ、４はオペランド（フイー
ルドF1、フイールドF2）デコーダ、５はマイク
ロプログラムアドレスレジスタ、６はマルチプレ
クサ、７はインクリメンタ、８はネクストアドレ
スレジスタである。
また第３図ｂは第３図ａに示す従来例で使用す
る分岐命令の形式を示したもので、分岐命令であ
ることを示すオペコードOPとフイールドF1、フ
イールドF2にまたがつて存在する分岐先アドレ
スADRを示す。
る分岐命令の形式を示したもので、分岐命令であ
ることを示すオペコードOPとフイールドF1、フ
イールドF2にまたがつて存在する分岐先アドレ
スADRを示す。
このような構成の装置で第３図ｂに示す分岐命
令が実行されるときのシーケンスを以下に示す。
令が実行されるときのシーケンスを以下に示す。
まず、ネクストアドレスレジスタ８で指定され
るアドレスがマルチプレクサ６を通してマイクロ
プログラムレジスタ５に保持される。このとき、
保持されたアドレスによつてマイクロプログラム
メモリ１中のマイクロコードが読み出されマイク
ロコードレジスタ２にロードされる。このときか
らオペコードデコーダ３が動作を開始し、分岐命
令であることを解読する。この解読結果によつて
マイクロコードのオペランド部が分岐先アドレス
であることが決定され、そのアドレスがマルチプ
レクサ６の一方の入力となる。またこのときオペ
コードデコーダ３からの信号がマルチプレクサ６
の制御信号として入力され、分岐先アドレスがマ
イクロプログラムアドレスレジスタ５にロードさ
れ次のマイクロコードを選択するために用いられ
る。
るアドレスがマルチプレクサ６を通してマイクロ
プログラムレジスタ５に保持される。このとき、
保持されたアドレスによつてマイクロプログラム
メモリ１中のマイクロコードが読み出されマイク
ロコードレジスタ２にロードされる。このときか
らオペコードデコーダ３が動作を開始し、分岐命
令であることを解読する。この解読結果によつて
マイクロコードのオペランド部が分岐先アドレス
であることが決定され、そのアドレスがマルチプ
レクサ６の一方の入力となる。またこのときオペ
コードデコーダ３からの信号がマルチプレクサ６
の制御信号として入力され、分岐先アドレスがマ
イクロプログラムアドレスレジスタ５にロードさ
れ次のマイクロコードを選択するために用いられ
る。
以上のように分岐命令であることをオペコード
デコーダ３で解読してから、マルチプレクサ６の
選択が行なわれることによつて分岐先のマイクロ
コードが選択されるわけであるが、この間２つの
処理（オペコードデコーダ３の通過とマルチプレ
クサ６での選択）を必要とするので実行時間が長
くなるという欠点を有していた。
デコーダ３で解読してから、マルチプレクサ６の
選択が行なわれることによつて分岐先のマイクロ
コードが選択されるわけであるが、この間２つの
処理（オペコードデコーダ３の通過とマルチプレ
クサ６での選択）を必要とするので実行時間が長
くなるという欠点を有していた。
すなわち、従来のマイクロプログラムの制御方
式は実行時間が長いという欠点がある。
式は実行時間が長いという欠点がある。
本発明の目的は、実行時間を短縮できるマイク
ロプログラム制御方式を提供することにある。
ロプログラム制御方式を提供することにある。
すなわち、本発明の目的は、上記実情に鑑みて
なされたもので、高速なマイクロ命令の実行とマ
イクロコードの語長を短かくできるマイクロ命令
制御方式を提供することにある。
なされたもので、高速なマイクロ命令の実行とマ
イクロコードの語長を短かくできるマイクロ命令
制御方式を提供することにある。
本発明によるマイクロプログラム制御方式は、
各々が少なくとも第１及び第２のフイールドを有
する複数のマイクロコードをそれぞれ所定の番地
に格納するマイクロプログラムメモリと、アドレ
スレジスタを有しこのレジスタの内容で指定され
る前記マイクロプログラムメモリの番地からマイ
クロコードを読み出す手段と、読み出されたマイ
クロコードをストアするマイクロコードレジスタ
と、前記マイクロコードレジスタに接続され、ス
トアされたマイクロコードの第１及び第２のフイ
ールドをそれぞれ解読する第１及び第２のデコー
ダと、分岐先アドレス情報を含まないマイクロコ
ードであつて前記マイクロコードレジスタにスト
アされたマイクロコードの所定フイールド内の所
定のビツトに所定の情報が格納されていることが
解読された時にセツト状態となるフラグレジスタ
と、前記マイクロコードレジスタにマイクロコー
ドがロードされたとき前記フラグレジスタがセツ
ト状態であれば当該マイクロコードの第１のフイ
ールドの情報を分岐先アドレス情報として前記ア
ドレスレジスタに転送し、前記フラグレジスタが
セツト状態でないときは前記アドレスレジスタの
内容を前記マイクロプログラムメモリの次の番地
を指定するように更新する手段とを備え、前記分
岐先アドレス情報として用いられた第１のフイー
ルドを有する前記マイクロコードの第２のフイー
ルドの情報は無効とされることなく前記第２のデ
コーダにより解読され前記分岐先アドレス情報の
前記アドレスレジスタへの転送処理とは無関係な
処理の制御に用いられることを特徴とする。
各々が少なくとも第１及び第２のフイールドを有
する複数のマイクロコードをそれぞれ所定の番地
に格納するマイクロプログラムメモリと、アドレ
スレジスタを有しこのレジスタの内容で指定され
る前記マイクロプログラムメモリの番地からマイ
クロコードを読み出す手段と、読み出されたマイ
クロコードをストアするマイクロコードレジスタ
と、前記マイクロコードレジスタに接続され、ス
トアされたマイクロコードの第１及び第２のフイ
ールドをそれぞれ解読する第１及び第２のデコー
ダと、分岐先アドレス情報を含まないマイクロコ
ードであつて前記マイクロコードレジスタにスト
アされたマイクロコードの所定フイールド内の所
定のビツトに所定の情報が格納されていることが
解読された時にセツト状態となるフラグレジスタ
と、前記マイクロコードレジスタにマイクロコー
ドがロードされたとき前記フラグレジスタがセツ
ト状態であれば当該マイクロコードの第１のフイ
ールドの情報を分岐先アドレス情報として前記ア
ドレスレジスタに転送し、前記フラグレジスタが
セツト状態でないときは前記アドレスレジスタの
内容を前記マイクロプログラムメモリの次の番地
を指定するように更新する手段とを備え、前記分
岐先アドレス情報として用いられた第１のフイー
ルドを有する前記マイクロコードの第２のフイー
ルドの情報は無効とされることなく前記第２のデ
コーダにより解読され前記分岐先アドレス情報の
前記アドレスレジスタへの転送処理とは無関係な
処理の制御に用いられることを特徴とする。
次に、本発明のマイクロプログラム制御方式の
実施例について、図面を参照して詳細に説明す
る。
実施例について、図面を参照して詳細に説明す
る。
第４図ａ，ｂは本発明に用いるノーマル命令お
よび分岐命令のマイクロコードの命令形式を示す
フオーマツト図で、第４図ａに示すノーマル命令
は、フイールドＨとフイールドＬより構成され、
第４図ｂに示す分岐命令は、ノーマル命令と同様
にフイールドＨとフイールドＬより構成される。
よび分岐命令のマイクロコードの命令形式を示す
フオーマツト図で、第４図ａに示すノーマル命令
は、フイールドＨとフイールドＬより構成され、
第４図ｂに示す分岐命令は、ノーマル命令と同様
にフイールドＨとフイールドＬより構成される。
ここで、ノーマル命令と分岐命令のフイールド
Ｈは共通の対象に対して制御を行なう。たとえば
外部からの高速に入力されるデータのタイミング
を制御するために用いるなどの用途がある。
Ｈは共通の対象に対して制御を行なう。たとえば
外部からの高速に入力されるデータのタイミング
を制御するために用いるなどの用途がある。
ノーマル命令のフイールドＬのBRビツトは次
のステツプのマイクロコードのフイールドＬのデ
ータが分岐先アドレスであることを示すために用
いられ、残りは演算のタイプの指定や、レジスタ
の選択に用いられたりする。
のステツプのマイクロコードのフイールドＬのデ
ータが分岐先アドレスであることを示すために用
いられ、残りは演算のタイプの指定や、レジスタ
の選択に用いられたりする。
第５図は本発明のマイクロプログラム制御方式
の一実施例を示すブロツク図である。
の一実施例を示すブロツク図である。
ここで、１１はマイクロプログラムメモリ、１
２はマイクロコードレジスタ、１３はフイールド
１４をデコードするためのフイールドデコーダ、
１４はフイールドＬをデコードするためのフイー
ルドデコーダ、１５はマイクロプログラムアドレ
スレジスタ、１６はマルチプレクサ、１７はイン
クリメンタ、１８はネクストアドレスレジスタ、
１９はノーマル命令実行時にノーマル命令のBR
ビツトが“１”のときにセツトされマルチプレク
サ１６の入力となり、マイクロコードレジスタ１
２のフイールドＬを選ぶことのできるフラグを格
納するBRフラグレジスタであり、次のマイクロ
コード（分岐命令）が実行された直後にクリアさ
れる。
２はマイクロコードレジスタ、１３はフイールド
１４をデコードするためのフイールドデコーダ、
１４はフイールドＬをデコードするためのフイー
ルドデコーダ、１５はマイクロプログラムアドレ
スレジスタ、１６はマルチプレクサ、１７はイン
クリメンタ、１８はネクストアドレスレジスタ、
１９はノーマル命令実行時にノーマル命令のBR
ビツトが“１”のときにセツトされマルチプレク
サ１６の入力となり、マイクロコードレジスタ１
２のフイールドＬを選ぶことのできるフラグを格
納するBRフラグレジスタであり、次のマイクロ
コード（分岐命令）が実行された直後にクリアさ
れる。
このような構成の情報処理装置において、分岐
命令を実行するのは次のシーケンスによつて行な
われる。
命令を実行するのは次のシーケンスによつて行な
われる。
ネクストアドレスレジスタ１８からのアドレス
がマルチプレクサ１６を通つてマイクロプログラ
ムアドレスレジスタ１５に保持されてマイクロプ
ログラムメモリ１１中のマイクロコードが読み出
される。読み出されたマイクロコードはマイクロ
コードレジスタ１２にロードされる。この時フイ
ールドＨは外部の入出力の制御をフイールドデコ
ーダ１３を通して行なう。一方フイールドＬはフ
イールドデコーダ１４に入力され、BRビツトが
“１”であることが解読されBRフラグレジスタ
１９がセツトされる。またこの処理が行なわれて
いるときに、マルチプレクサ１６から出力された
マイクロプログラムアドレスはインクリメンタ１
７によつて１つ先のアドレスをネクストアドレス
レジスタ１８にロードしている。
がマルチプレクサ１６を通つてマイクロプログラ
ムアドレスレジスタ１５に保持されてマイクロプ
ログラムメモリ１１中のマイクロコードが読み出
される。読み出されたマイクロコードはマイクロ
コードレジスタ１２にロードされる。この時フイ
ールドＨは外部の入出力の制御をフイールドデコ
ーダ１３を通して行なう。一方フイールドＬはフ
イールドデコーダ１４に入力され、BRビツトが
“１”であることが解読されBRフラグレジスタ
１９がセツトされる。またこの処理が行なわれて
いるときに、マルチプレクサ１６から出力された
マイクロプログラムアドレスはインクリメンタ１
７によつて１つ先のアドレスをネクストアドレス
レジスタ１８にロードしている。
次には同様にしてネクストアドレスレジスタ１
８で示されるアドレスによつてマイクロコードが
マイクロコードレジスタ１２にロードされる。こ
のとき、前サイクルでセツトされたBRフラグレ
ジスタ１９の内容が有効になり、フイールドデコ
ーダ１４の動作は禁止され、かつマイクロコード
レジスタ１２のフイールドＬに相当するデータが
マルチプレクサ１６に入力される。このとき、マ
ルチプレクサ１６はすでにBRフラグレジスタ１
９によつてフイールドＬのアドレスが選択されて
いるのでマルチプレクサ１６を通過するのみでマ
イクロプログラムアドレスレジスタ１５にロード
分岐先のマイクロコードを読み出すことになる。
なおこの時フイールドＨは独立にフイールドデコ
ーダ１３を通して入出力の制御を行なつている。
８で示されるアドレスによつてマイクロコードが
マイクロコードレジスタ１２にロードされる。こ
のとき、前サイクルでセツトされたBRフラグレ
ジスタ１９の内容が有効になり、フイールドデコ
ーダ１４の動作は禁止され、かつマイクロコード
レジスタ１２のフイールドＬに相当するデータが
マルチプレクサ１６に入力される。このとき、マ
ルチプレクサ１６はすでにBRフラグレジスタ１
９によつてフイールドＬのアドレスが選択されて
いるのでマルチプレクサ１６を通過するのみでマ
イクロプログラムアドレスレジスタ１５にロード
分岐先のマイクロコードを読み出すことになる。
なおこの時フイールドＨは独立にフイールドデコ
ーダ１３を通して入出力の制御を行なつている。
以上のように、前ステツプのマイクロコードに
よつて分岐先のアドレスがマイクロプログラムア
ドレスレジスタへ送られることが決定されている
ためにオペコードの解読時間がまつたくなく、か
つマルチプレクサの選択も行なわれているのでア
ドレスの伝播のみで分岐先のアドレスが決定され
る。しかも、分岐マイクロコードの分岐先アドレ
ス情報以外のフイールドは、分岐処理以外の処理
の制御情報として、無効にされることなく解読さ
れているので、処理効率、スピードも向上する。
よつて分岐先のアドレスがマイクロプログラムア
ドレスレジスタへ送られることが決定されている
ためにオペコードの解読時間がまつたくなく、か
つマルチプレクサの選択も行なわれているのでア
ドレスの伝播のみで分岐先のアドレスが決定され
る。しかも、分岐マイクロコードの分岐先アドレ
ス情報以外のフイールドは、分岐処理以外の処理
の制御情報として、無効にされることなく解読さ
れているので、処理効率、スピードも向上する。
第１図は従来の水平型マイクロプログラムにお
ける命令形式に対するマイクロプログラム制御方
式の動作を説明するための模式図、第２図は従来
の垂直型マイクロプログラムにおける命令形式に
対するマイクロプログラム制御方式の動作を説明
するための模式図、第３図ａ，ｂは従来の垂直型
マイクロプログラムを用いたマイクロプログラム
制御方式の情報処理装置の例を示すブロツク図お
よび、使用する垂直型マイクロプログラムにおけ
る命令形式の一例を示すフオーマツト図、第４図
ａ，ｂは本発明に用いるノーマル命令、および分
岐命令のマイクロコードの命令形式を示すフオー
マツト図、第５図は本発明のマイクロプログラム
制御方式の一実施例を示すブロツク図である。 MC，MO……マイクロコード、F1〜F3……フ
イールド、Ｄ，D1，D2……デコーダ、Ｃ……制
御回路、OF……オペレーシヨンフイールド、OD
……オペコードデコーダ、OP……オペコード、
ADR……分岐先アドレス、１……マイクロプロ
グラムメモリ、２……マイクロコードレジスタ、
３……オペコードデコーダ、４……オペランドデ
コーダ、５……マイクロプログラムアドレスレジ
スタ、６……マルチプレクサ、７……インクリメ
ンタ、８……ネクストアドレスレジスタ、１１…
…マイクロプログラムメモリ、１２……マイクロ
コードレジスタ、１３……フイールドデコーダ、
１４……フイールドデコーダ、１５……マイクロ
プログラムアドレスレジスタ、１６……マルチプ
レクサ、１７……インクリメンタ、１８……ネク
ストアドレスレジスタ、１９……BRフラグレジ
スタ。
ける命令形式に対するマイクロプログラム制御方
式の動作を説明するための模式図、第２図は従来
の垂直型マイクロプログラムにおける命令形式に
対するマイクロプログラム制御方式の動作を説明
するための模式図、第３図ａ，ｂは従来の垂直型
マイクロプログラムを用いたマイクロプログラム
制御方式の情報処理装置の例を示すブロツク図お
よび、使用する垂直型マイクロプログラムにおけ
る命令形式の一例を示すフオーマツト図、第４図
ａ，ｂは本発明に用いるノーマル命令、および分
岐命令のマイクロコードの命令形式を示すフオー
マツト図、第５図は本発明のマイクロプログラム
制御方式の一実施例を示すブロツク図である。 MC，MO……マイクロコード、F1〜F3……フ
イールド、Ｄ，D1，D2……デコーダ、Ｃ……制
御回路、OF……オペレーシヨンフイールド、OD
……オペコードデコーダ、OP……オペコード、
ADR……分岐先アドレス、１……マイクロプロ
グラムメモリ、２……マイクロコードレジスタ、
３……オペコードデコーダ、４……オペランドデ
コーダ、５……マイクロプログラムアドレスレジ
スタ、６……マルチプレクサ、７……インクリメ
ンタ、８……ネクストアドレスレジスタ、１１…
…マイクロプログラムメモリ、１２……マイクロ
コードレジスタ、１３……フイールドデコーダ、
１４……フイールドデコーダ、１５……マイクロ
プログラムアドレスレジスタ、１６……マルチプ
レクサ、１７……インクリメンタ、１８……ネク
ストアドレスレジスタ、１９……BRフラグレジ
スタ。
Claims (1)
- １ 各々が少なくとも第１及び第２のフイールド
を有する複数のマイクロコードをそれぞれ所定の
番地に格納するマイクロプログラムメモリと、ア
ドレスレジスタを有しこのレジスタの内容で指定
される前記マイクロプログラムメモリの番地から
マイクロコードを読み出す手段と、読み出された
マイクロコードをストアするマイクロコードレジ
スタと、前記マイクロコードレジスタに接続さ
れ、ストアされたマイクロコードの第１及び第２
のフイールドをそれぞれ解読する第１及び第２の
デコーダと、分岐先アドレス情報を含まないマイ
クロコードであつて前記マイクロコードレジスタ
にストアされたマイクロコードの所定フイールド
内の所定のビツトに所定の情報が格納されている
ことが解読された時にセツト状態となるフラグレ
ジスタと、前記マイクロコードレジスタにマイク
ロコードがロードされたとき前記フラグレジスタ
がセツト状態であれば当該マイクロコードの第１
のフイールドの情報を分岐先アドレス情報として
前記アドレスレジスタに転送し、前記フラグレジ
スタがセツト状態でないときは前記アドレスレジ
スタの内容を前記マイクロプログラムメモリの次
の番地を指定するよう更新する手段とを備え、前
記分岐先アドレス情報として用いられた第１のフ
イールドを有する前記マイクロコードの第２のフ
イールドの情報は無効とされることなく前記第２
のデコーダにより解読され前記分岐先アドレス情
報の前記アドレスレジスタへの転送処理とは無関
係な処理の制御に用いられることを特徴とするマ
イクロプログラム制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18231382A JPS5971547A (ja) | 1982-10-18 | 1982-10-18 | マイクロプログラム制御方式 |
| US06/542,969 US4674063A (en) | 1982-10-18 | 1983-10-18 | Information processing apparatus having a sequence control function |
| DE8383306322T DE3376893D1 (en) | 1982-10-18 | 1983-10-18 | Information processing apparatus and its instruction control system |
| EP83306322A EP0107952B1 (en) | 1982-10-18 | 1983-10-18 | Information processing apparatus and its instruction control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18231382A JPS5971547A (ja) | 1982-10-18 | 1982-10-18 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5971547A JPS5971547A (ja) | 1984-04-23 |
| JPH0375904B2 true JPH0375904B2 (ja) | 1991-12-03 |
Family
ID=16116114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18231382A Granted JPS5971547A (ja) | 1982-10-18 | 1982-10-18 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5971547A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07325715A (ja) * | 1994-05-31 | 1995-12-12 | Nec Ic Microcomput Syst Ltd | マイクロコンピュータ |
| JP2001216152A (ja) * | 2000-01-28 | 2001-08-10 | Rooran:Kk | 論理集積回路及びそのｃｐｕコアのソースを記録したコンピュータ読み取り可能な記録媒体 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53945A (en) * | 1976-06-25 | 1978-01-07 | Fujitsu Ltd | Microprogram control system |
| JPS5552147A (en) * | 1978-10-12 | 1980-04-16 | Nec Corp | Data processor |
-
1982
- 1982-10-18 JP JP18231382A patent/JPS5971547A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53945A (en) * | 1976-06-25 | 1978-01-07 | Fujitsu Ltd | Microprogram control system |
| JPS5552147A (en) * | 1978-10-12 | 1980-04-16 | Nec Corp | Data processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5971547A (ja) | 1984-04-23 |
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