JPS6112577B2 - - Google Patents
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- JPS6112577B2 JPS6112577B2 JP10582977A JP10582977A JPS6112577B2 JP S6112577 B2 JPS6112577 B2 JP S6112577B2 JP 10582977 A JP10582977 A JP 10582977A JP 10582977 A JP10582977 A JP 10582977A JP S6112577 B2 JPS6112577 B2 JP S6112577B2
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- JP
- Japan
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- register
- microinstruction
- registers
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- microinstructions
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- 238000000034 method Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラム制御方式のデータ
処理装置におけるレジスタの指定方式に関するも
のである。
処理装置におけるレジスタの指定方式に関するも
のである。
マイクロプログラム制御方式のデータ処理装置
のレジスタには、一般に機械語命令とマイクロ命
令のいずれによつても使用できるものと、マイク
ロ命令のみが使用できるものとがあり、機械語命
令のレジスタ指定フイールドでは、機械語命令と
マイクロ命令のいずれによつても使用できるレジ
スタを対象とするレジスタ指定フイールドをも
つ。一方、マイクロ命令では、マイクロ命令のみ
によつて使用できるレジスタ群も含めて全体のレ
ジスタを対象とするレジスタ指定フイールドを持
つているのが通常である。
のレジスタには、一般に機械語命令とマイクロ命
令のいずれによつても使用できるものと、マイク
ロ命令のみが使用できるものとがあり、機械語命
令のレジスタ指定フイールドでは、機械語命令と
マイクロ命令のいずれによつても使用できるレジ
スタを対象とするレジスタ指定フイールドをも
つ。一方、マイクロ命令では、マイクロ命令のみ
によつて使用できるレジスタ群も含めて全体のレ
ジスタを対象とするレジスタ指定フイールドを持
つているのが通常である。
このためマイクロ命令のレジスタ指定フイール
ドは、マイクロ命令によつてだけ指定できるレジ
スタ数を大きくすると、レジスタ指定フイールド
長を大きくすることが必要となる。また命令で指
定するレジスタは同一命令実行中に一般に複数個
あり、このために機械語命令、マイクロ命令では
レジスタ指定フイールドを複数個用意しているの
が通常である。
ドは、マイクロ命令によつてだけ指定できるレジ
スタ数を大きくすると、レジスタ指定フイールド
長を大きくすることが必要となる。また命令で指
定するレジスタは同一命令実行中に一般に複数個
あり、このために機械語命令、マイクロ命令では
レジスタ指定フイールドを複数個用意しているの
が通常である。
したがつて、前述したようにマイクロ命令だけ
から指定されるレジスタを増加することによつて
生ずるマイクロ命令語長の増大は、レジスタ指定
フイールドの増加分の複数倍になることになる。
しかるに、マイクロ命令を格納する制御メモリと
しては、主メモリよりも高速な読出し専用メモリ
（ROM）が一般に使用されており、高速ROMは
現在の所、比較的高価格である。
から指定されるレジスタを増加することによつて
生ずるマイクロ命令語長の増大は、レジスタ指定
フイールドの増加分の複数倍になることになる。
しかるに、マイクロ命令を格納する制御メモリと
しては、主メモリよりも高速な読出し専用メモリ
（ROM）が一般に使用されており、高速ROMは
現在の所、比較的高価格である。
また、メモリ量は命令語数×命令語長によつて
決まり、命令語長のわずかな増加はメモリ量とし
ては大きな増大となる。
決まり、命令語長のわずかな増加はメモリ量とし
ては大きな増大となる。
したがつて、マイクロプログラムを使用してフ
アームウエア化を行う場合、レジスタの新設によ
る主に速度面の効果とROMのメモリ量の増加と
のバランスを常に考える必要があつた。
アームウエア化を行う場合、レジスタの新設によ
る主に速度面の効果とROMのメモリ量の増加と
のバランスを常に考える必要があつた。
本発明の目的は、上記した従来の問題を解決し
レジスタを増加させても制御メモリ量の増加がな
いレジスタ指定方式を有するマイクロプログラム
制御方式のデータ処理装置を提供することにあ
る。
レジスタを増加させても制御メモリ量の増加がな
いレジスタ指定方式を有するマイクロプログラム
制御方式のデータ処理装置を提供することにあ
る。
本発明では、機械語命令とマイクロ命令のいず
れからも使用できるレジスタの使用法の中にマイ
クロ命令からは読みだすだけでよいレジスタの使
用法、例えばベースレジスタが存在することに注
目し、マイクロ命令のフイールドとして、機械語
命令とマイクロ命令のいずれからも使用できるレ
ジスタがベースレジスタとして使われるときのレ
ジスタ指定フイールドは従来と同じとし、それ以
外のレジスタ指定フイールドとしては、機械語命
令とマイクロ命令のいずれによつても使用できる
レジスタから前記使用法をうけるレジスタを除い
た残りのレジスタと、マイクロ命令だけから使用
できるレジスタとを同時に指定するフイールドを
設けることによつて、マイクロ命令語長の増大を
防ぐことを特徴としている。
れからも使用できるレジスタの使用法の中にマイ
クロ命令からは読みだすだけでよいレジスタの使
用法、例えばベースレジスタが存在することに注
目し、マイクロ命令のフイールドとして、機械語
命令とマイクロ命令のいずれからも使用できるレ
ジスタがベースレジスタとして使われるときのレ
ジスタ指定フイールドは従来と同じとし、それ以
外のレジスタ指定フイールドとしては、機械語命
令とマイクロ命令のいずれによつても使用できる
レジスタから前記使用法をうけるレジスタを除い
た残りのレジスタと、マイクロ命令だけから使用
できるレジスタとを同時に指定するフイールドを
設けることによつて、マイクロ命令語長の増大を
防ぐことを特徴としている。
以下図面により実施例を説明する。
第１図は本発明により指定されるレジスタの一
例を示したもので、機械語命令とマイクロ命令と
から直接指定されるレジスタ群Ａとマイクロ命令
だけから直接指定されるレジスタ群Ｂとで構成さ
れており、レジスタ群Ａには８ケ、Ｂには４ケの
レジスタがあるものとする。これらのレジスタの
指定アドレスは第１図に２進数で示したもので表
現され、アドレス000〜011はレジスタ群Ａだけが
保有し、アドレス100〜111はレジスタ群ＡとＢと
で重複して保有している。本実施例のデータ処理
装置では、レジスタ群Ｂと重複したアドレスを持
つレジスタ群Ａのアドレス100〜111のレジスタが
ベースレジスタとして固定的に使用されるものと
する。
例を示したもので、機械語命令とマイクロ命令と
から直接指定されるレジスタ群Ａとマイクロ命令
だけから直接指定されるレジスタ群Ｂとで構成さ
れており、レジスタ群Ａには８ケ、Ｂには４ケの
レジスタがあるものとする。これらのレジスタの
指定アドレスは第１図に２進数で示したもので表
現され、アドレス000〜011はレジスタ群Ａだけが
保有し、アドレス100〜111はレジスタ群ＡとＢと
で重複して保有している。本実施例のデータ処理
装置では、レジスタ群Ｂと重複したアドレスを持
つレジスタ群Ａのアドレス100〜111のレジスタが
ベースレジスタとして固定的に使用されるものと
する。
第２図は本実施例で使用する機械語命令の構成
を示したもので、操作指定部OPとレジスタ指定
部MA1，MA2とから構成されており、レジスタ
指定部MA1とMA2には前述したレジスタ群Ａの
アドレスが記載される。
を示したもので、操作指定部OPとレジスタ指定
部MA1，MA2とから構成されており、レジスタ
指定部MA1とMA2には前述したレジスタ群Ａの
アドレスが記載される。
第３図は本実施例で使用するマイクロ命令の構
成を示したもので、操作指定部CTLと本発明に
よるレジスタ指定部μA1とμA2とから構成され
ている。レジスタ指定部μA2は前述したレジス
タ群Ａだけを指定するフイールドであり、レジス
タ指定部μA1はレジスタ群Ａのうちベースレジ
スタとして使用しないアドレス000〜011のレジス
タとレジスタ群Ｂのアドレス100〜111のレジスタ
を指定するフイールドである。
成を示したもので、操作指定部CTLと本発明に
よるレジスタ指定部μA1とμA2とから構成され
ている。レジスタ指定部μA2は前述したレジス
タ群Ａだけを指定するフイールドであり、レジス
タ指定部μA1はレジスタ群Ａのうちベースレジ
スタとして使用しないアドレス000〜011のレジス
タとレジスタ群Ｂのアドレス100〜111のレジスタ
を指定するフイールドである。
第２図、第３図で示した機械語命令とマイクロ
命令のレジスタ指定部MA1，MA2，μA1および
μA2はそれぞれの命令実行中に時間的間隔をお
いて指定するレジスタを指定するものである。
命令のレジスタ指定部MA1，MA2，μA1および
μA2はそれぞれの命令実行中に時間的間隔をお
いて指定するレジスタを指定するものである。
第４図は本実施例でのレジスタ指定回路を示し
たもので、１はレジスタ群Ａ、２はレジスタ群
Ｂ、３はレジスタ群Ａとレジスタ群Ｂとのアドレ
ス信号線、４は機械語命令レジスタ５のレジスタ
指定部MA1，MA2とマイクロ命令レジスタ６の
レジスタ指定部μA1，μA2の情報を選択するア
ドレス情報選択回路、７はレジスタ群A1とレジ
スタ群B2へのイネーブル信号発生回路、８はイ
ネーブル信号１１をレジスタ群A1またはレジス
タ群B2に与える制御を行うイネーブル信号切替
回路である。アドレス情報選択回路４は、マイク
ロ命令レジスタ６の操作指定部CTLのデコード
出力１０が“１”のときには、機械語命令レジス
タ５のレジスタ指定部MA1，MA2を選択し、デ
コード出力１０が“０”のときにはマイクロ命令
レジスタ６のレジスタ指定部μA1，μA2を選択
するよう構成されており、刻時パルスCLKが
“１”のときにはレジスタ指定部MA1，μA1、
“０”のときにはレジスタ指定部MA2，μA2を選
択するように構成されている。具体的な回路構成
は従来と同じであり本図では省略した。また、デ
コード出力１０はマイクロ命令レジスタ６の操作
指定部CTLが“1001”のときにデコーダ９によ
つて“１”となり、それ以外の場合には“０”と
なる。刻時パルスCLKはマイクロ命令実行サイ
クル中の時刻T1で“１”となり、時刻T2では
“０”となるものである。
たもので、１はレジスタ群Ａ、２はレジスタ群
Ｂ、３はレジスタ群Ａとレジスタ群Ｂとのアドレ
ス信号線、４は機械語命令レジスタ５のレジスタ
指定部MA1，MA2とマイクロ命令レジスタ６の
レジスタ指定部μA1，μA2の情報を選択するア
ドレス情報選択回路、７はレジスタ群A1とレジ
スタ群B2へのイネーブル信号発生回路、８はイ
ネーブル信号１１をレジスタ群A1またはレジス
タ群B2に与える制御を行うイネーブル信号切替
回路である。アドレス情報選択回路４は、マイク
ロ命令レジスタ６の操作指定部CTLのデコード
出力１０が“１”のときには、機械語命令レジス
タ５のレジスタ指定部MA1，MA2を選択し、デ
コード出力１０が“０”のときにはマイクロ命令
レジスタ６のレジスタ指定部μA1，μA2を選択
するよう構成されており、刻時パルスCLKが
“１”のときにはレジスタ指定部MA1，μA1、
“０”のときにはレジスタ指定部MA2，μA2を選
択するように構成されている。具体的な回路構成
は従来と同じであり本図では省略した。また、デ
コード出力１０はマイクロ命令レジスタ６の操作
指定部CTLが“1001”のときにデコーダ９によ
つて“１”となり、それ以外の場合には“０”と
なる。刻時パルスCLKはマイクロ命令実行サイ
クル中の時刻T1で“１”となり、時刻T2では
“０”となるものである。
本発明によるイネーブル信号切替回路８は、ア
ンドゲート８１，８２，８３，８５とオアゲート
８４とから構成されており、アンドゲート８１，
８２，８３にはそれぞれイネーブル信号発生回路
７の出力線１１が入力されている。また、アンド
ゲート８１，８２，８３にはマイクロ命令レジス
タ６の操作指定部CTLのデコード出力１０か
ら、アンドゲート８１に直接入力され、また、ア
ンドゲート８２，８３には、否定論理信号として
入力されている。またアンドゲート８５には刻時
パルスCLKとアドレス信号３の最上位ビツト情
報１２が入力されておりアンドゲート８５の出力
はアンドゲート８２には否定論理信号とに入力さ
れ、アンドゲート８３に直接入力されている。
ンドゲート８１，８２，８３，８５とオアゲート
８４とから構成されており、アンドゲート８１，
８２，８３にはそれぞれイネーブル信号発生回路
７の出力線１１が入力されている。また、アンド
ゲート８１，８２，８３にはマイクロ命令レジス
タ６の操作指定部CTLのデコード出力１０か
ら、アンドゲート８１に直接入力され、また、ア
ンドゲート８２，８３には、否定論理信号として
入力されている。またアンドゲート８５には刻時
パルスCLKとアドレス信号３の最上位ビツト情
報１２が入力されておりアンドゲート８５の出力
はアンドゲート８２には否定論理信号とに入力さ
れ、アンドゲート８３に直接入力されている。
第５図は第２図、第３図で示した命令の具体例
である。すなわち、機械語命令１７はマイクロ命
令１８〜２０が順次実行されることにより実現さ
れるものとする。
である。すなわち、機械語命令１７はマイクロ命
令１８〜２０が順次実行されることにより実現さ
れるものとする。
さて、第５図に示した命令に従つて第４図に示
した本発明によるレジスタ指定回路の動作を説明
する。
した本発明によるレジスタ指定回路の動作を説明
する。
レジスタアドレス情報を機械語命令レジスタか
ら受けるか、マイクロ命令レジスタから受けるか
の制御法については、アドレス情報切替回路４の
構成として前述した。第５図においてはマイクロ
命令１８は操作指定部CTLの内容が“1001”で
あるから機械語命令レジスタ５のレジスタ指定部
MA1，MA2からの情報が選択され、マイクロ命
令１９，２０は操作指定部CTLの内容が
“1001”以外であるからマイクロ命令レジスタ６
のレジスタ指定部μA1，μA2からレジスタ指定
情報を得る。
ら受けるか、マイクロ命令レジスタから受けるか
の制御法については、アドレス情報切替回路４の
構成として前述した。第５図においてはマイクロ
命令１８は操作指定部CTLの内容が“1001”で
あるから機械語命令レジスタ５のレジスタ指定部
MA1，MA2からの情報が選択され、マイクロ命
令１９，２０は操作指定部CTLの内容が
“1001”以外であるからマイクロ命令レジスタ６
のレジスタ指定部μA1，μA2からレジスタ指定
情報を得る。
さて、機械語命令１７がフエツチされると、マ
イクロ命令１８がまず実行される。したがつて、
第４図の機械語命令レジスタ５には機械語命令１
７がセツトされており、マイクロ命令レジスタ６
にはマイクロ命令１８がセツトされることにな
る。このときマイクロ命令１８のレジスタ指定部
μA1，μA2はdon′t care（任意）であるが、前
述したようにアドレス情報選択回路４は、機械語
命令レジスタ５のレジスタ指定部MA1，MA2か
らの情報を選択するので、マイクロ命令実行サイ
クル中の時刻T1のときには、アドレス信号３は
“111”となり、時刻T2のときには“001”とな
る。この時のイネーブル信号１１は時刻T1でも
T2でもマイクロ命令１８の操作制御部CTLが
“1001”でありデコード出力１０が“１”となる
ので、アンドゲート８１とオアゲート８４とを通
りレジスタ群A1に加えられている。したがつ
て、指定されるレジスタはレジスタ群Ａの
“111”レジスタと“001”レジスタとなり、従来
のレジスタ指定が行える。
イクロ命令１８がまず実行される。したがつて、
第４図の機械語命令レジスタ５には機械語命令１
７がセツトされており、マイクロ命令レジスタ６
にはマイクロ命令１８がセツトされることにな
る。このときマイクロ命令１８のレジスタ指定部
μA1，μA2はdon′t care（任意）であるが、前
述したようにアドレス情報選択回路４は、機械語
命令レジスタ５のレジスタ指定部MA1，MA2か
らの情報を選択するので、マイクロ命令実行サイ
クル中の時刻T1のときには、アドレス信号３は
“111”となり、時刻T2のときには“001”とな
る。この時のイネーブル信号１１は時刻T1でも
T2でもマイクロ命令１８の操作制御部CTLが
“1001”でありデコード出力１０が“１”となる
ので、アンドゲート８１とオアゲート８４とを通
りレジスタ群A1に加えられている。したがつ
て、指定されるレジスタはレジスタ群Ａの
“111”レジスタと“001”レジスタとなり、従来
のレジスタ指定が行える。
次に、マイクロ命令１９が実行されると、デコ
ード出力１０は“０”となるから、今度はマイク
ロ命令レジスタ６のレジスタ指定部μA1，μA2
の情報が選択され、アドレス信号３は時刻T1の
ときには“111”となり、時刻T2のときには
“001”となる。また、イネーブル信号１１は、時
刻T1では刻時パルスCLKが“１”であり、アド
レス信号３の最上位ビツト情報が“１”であるか
らアンドゲート８５の出力が“１”となり、アン
ドゲート８３を通じてレジスタ群B2に加えられ
ており、レジスタ群B2の“111”レジスタが指定
される。また時刻T2では刻時パルスCLKは
“０”であり、アドレス信号３の最上位ビツト情
報１２は“０”であるから、アンドゲート８５の
出力が“０”となつてイネーブル信号１１はレジ
スタ群A1に加えられておりレジスタ群A1の
“001”レジスタが指定される。次に、マイクロ命
令２０が実行されると、マイクロ命令１９と同様
に、時刻T1では“001”、時刻T2では“111”がア
ドレス信号３に出力される。一方、イネーブル信
号は時刻T1では刻時パルスCLKが“１”で、ア
ドレス信号３の最上位ビツト情報１２が“０”で
あるからアンドゲート８５の出力が“０”とな
り、アンドゲート８２とオアゲート８４を通して
レジスタ群A1に加えられ、また、時刻T2では刻
時パルスCLKが“０”で、アドレス信号３の最
上位ビツト情報１２が“１”であるから、アンド
ゲート８５の出力が“０”となり、アンドゲート
８２とオアゲート８４を通してレジスタ群A1に
加えられる。したがつて、時刻T1では、レジス
タ群A1の“001”レジスタ、時刻T2ではレジスタ
群A1の“111”レジスタが指定される。
ード出力１０は“０”となるから、今度はマイク
ロ命令レジスタ６のレジスタ指定部μA1，μA2
の情報が選択され、アドレス信号３は時刻T1の
ときには“111”となり、時刻T2のときには
“001”となる。また、イネーブル信号１１は、時
刻T1では刻時パルスCLKが“１”であり、アド
レス信号３の最上位ビツト情報が“１”であるか
らアンドゲート８５の出力が“１”となり、アン
ドゲート８３を通じてレジスタ群B2に加えられ
ており、レジスタ群B2の“111”レジスタが指定
される。また時刻T2では刻時パルスCLKは
“０”であり、アドレス信号３の最上位ビツト情
報１２は“０”であるから、アンドゲート８５の
出力が“０”となつてイネーブル信号１１はレジ
スタ群A1に加えられておりレジスタ群A1の
“001”レジスタが指定される。次に、マイクロ命
令２０が実行されると、マイクロ命令１９と同様
に、時刻T1では“001”、時刻T2では“111”がア
ドレス信号３に出力される。一方、イネーブル信
号は時刻T1では刻時パルスCLKが“１”で、ア
ドレス信号３の最上位ビツト情報１２が“０”で
あるからアンドゲート８５の出力が“０”とな
り、アンドゲート８２とオアゲート８４を通して
レジスタ群A1に加えられ、また、時刻T2では刻
時パルスCLKが“０”で、アドレス信号３の最
上位ビツト情報１２が“１”であるから、アンド
ゲート８５の出力が“０”となり、アンドゲート
８２とオアゲート８４を通してレジスタ群A1に
加えられる。したがつて、時刻T1では、レジス
タ群A1の“001”レジスタ、時刻T2ではレジスタ
群A1の“111”レジスタが指定される。
すなわち、レジスタ指定部μA1はレジスタ群
A1の“000”〜“011”レジスタとレジスタ群B2
のレジスタを指定しており、レジスタ指定部μ
A2はレジスタ群A1のレジスタを指定している。
A1の“000”〜“011”レジスタとレジスタ群B2
のレジスタを指定しており、レジスタ指定部μ
A2はレジスタ群A1のレジスタを指定している。
以上のようなレジスタ指定法を採用したため、
マイクロ命令によつてだけ指定可能なレジスタを
増加させても、マイクロ命令語長を増加する必要
がなく、このためレジスタ増設による制御メモリ
量の増加がなく経済的なデータ処理装置が提供で
きるという効果がある。また、マイクロ命令の１
レジスタ指定部で指定できるレジスタの範囲が限
られるという点については、複数個のレジスタ指
定部の総合的なレジスタ指定能力によつて補われ
ており、同一マイクロ命令で同一領域内のレジス
タを複数回指定する使用法が、重複したレジスタ
の範囲で不能であるという点については、重複さ
せたレジスタの使用法が本来、複数回指定しない
というものであり、あえて複数回指定する場合は
極めてまれであるから問題とはならない。
マイクロ命令によつてだけ指定可能なレジスタを
増加させても、マイクロ命令語長を増加する必要
がなく、このためレジスタ増設による制御メモリ
量の増加がなく経済的なデータ処理装置が提供で
きるという効果がある。また、マイクロ命令の１
レジスタ指定部で指定できるレジスタの範囲が限
られるという点については、複数個のレジスタ指
定部の総合的なレジスタ指定能力によつて補われ
ており、同一マイクロ命令で同一領域内のレジス
タを複数回指定する使用法が、重複したレジスタ
の範囲で不能であるという点については、重複さ
せたレジスタの使用法が本来、複数回指定しない
というものであり、あえて複数回指定する場合は
極めてまれであるから問題とはならない。
第１図は本発明によるレジスタのアドレス付け
を示すレジスタ構成図の一実施例、第２図は本実
施例における機械語命令フオーマツト、第３図は
本発明によるレジスタ指定法をもつマイクロ命令
フオーマツト、第４図は本発明によるレジスタ指
定回路の一実施例、第５図は具体的な命令フロー
である。 １……レジスタ群Ａ、２……レジスタ群Ｂ、３
……アドレス信号、４……アドレス情報選択回
路、５……機械語命令レジスタ、６……マイクロ
命令レジスタ、７……イネーブル信号発生回路、
８……イネーブル信号切替回路、９……デコー
ダ、１０……デコード出力、１１……イネーブル
信号発生回路の出力、１２……アドレス信号の最
上位ビツト、８１〜８３，８５……アンドゲー
ト、８４……オアゲート。
を示すレジスタ構成図の一実施例、第２図は本実
施例における機械語命令フオーマツト、第３図は
本発明によるレジスタ指定法をもつマイクロ命令
フオーマツト、第４図は本発明によるレジスタ指
定回路の一実施例、第５図は具体的な命令フロー
である。 １……レジスタ群Ａ、２……レジスタ群Ｂ、３
……アドレス信号、４……アドレス情報選択回
路、５……機械語命令レジスタ、６……マイクロ
命令レジスタ、７……イネーブル信号発生回路、
８……イネーブル信号切替回路、９……デコー
ダ、１０……デコード出力、１１……イネーブル
信号発生回路の出力、１２……アドレス信号の最
上位ビツト、８１〜８３，８５……アンドゲー
ト、８４……オアゲート。
Claims (1)
- １ 機械語命令とマイクロ命令との両方から指定
できる第１のレジスタ群とマイクロ命令だけから
指定できる第２のレジスタ群とを含むマイクロプ
ログラム制御方式のデータ処理装置において、マ
イクロ命令内のレジスタ指定フイールドとして前
記第１のレジスタ群だけを指定するフイールド
と、前記第１のレジスタ群の一部と前記第２のレ
ジスタ群とを指定内容としてもつフイールドとを
同一マイクロ命令内に有し、前記フイールド内情
報によりレジスタを指定する手段を有することを
特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10582977A JPS5439539A (en) | 1977-09-05 | 1977-09-05 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10582977A JPS5439539A (en) | 1977-09-05 | 1977-09-05 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5439539A JPS5439539A (en) | 1979-03-27 |
| JPS6112577B2 true JPS6112577B2 (ja) | 1986-04-09 |
Family
ID=14417932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10582977A Granted JPS5439539A (en) | 1977-09-05 | 1977-09-05 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5439539A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS593642A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 制御レジスタ処理方式 |
-
1977
- 1977-09-05 JP JP10582977A patent/JPS5439539A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5439539A (en) | 1979-03-27 |
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