JPH0644066A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0644066A JPH0644066A JP19437592A JP19437592A JPH0644066A JP H0644066 A JPH0644066 A JP H0644066A JP 19437592 A JP19437592 A JP 19437592A JP 19437592 A JP19437592 A JP 19437592A JP H0644066 A JPH0644066 A JP H0644066A
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Abstract
(57)【要約】
【目的】複数枚のＬＳＩで構成され、マイクロプログラ
ムによりデータを処理する情報処理装置において、マイ
クル命令で使用する分岐信号に使用する分岐信号に使用
するＬＳＩピンを削減する。 【構成】マイクロプログラムを格納する制御記憶１０３
〜１０５と、マイクロプログラムの分岐条件を保持する
複数のフラグ１２０〜１２５と、マイクロ命令語中で指
定される分岐選択情報を保持する選択レジスタ１２６，
１２７と、フラグ１２０〜１２５の内容を選択レジスタ
１２６，１２７の内容により選択する分岐情報選択回路
１１５〜１１７と、分岐情報選択回路１１５〜１１７の
出力から次命令のマイクロアドレスを選択するアドレス
選択回路１１２〜１１７を有している。
ムによりデータを処理する情報処理装置において、マイ
クル命令で使用する分岐信号に使用する分岐信号に使用
するＬＳＩピンを削減する。 【構成】マイクロプログラムを格納する制御記憶１０３
〜１０５と、マイクロプログラムの分岐条件を保持する
複数のフラグ１２０〜１２５と、マイクロ命令語中で指
定される分岐選択情報を保持する選択レジスタ１２６，
１２７と、フラグ１２０〜１２５の内容を選択レジスタ
１２６，１２７の内容により選択する分岐情報選択回路
１１５〜１１７と、分岐情報選択回路１１５〜１１７の
出力から次命令のマイクロアドレスを選択するアドレス
選択回路１１２〜１１７を有している。
Description
【０００１】
【産業上の利用分野】本発明の、マイクロプログラムに
よりデータを処理する情報処理装置に関する。
よりデータを処理する情報処理装置に関する。
【０００２】
【従来の技術】従来のこの種の情報処理装置においてマ
イクロ命令の分岐を行なう時、マイクロ命令の分岐を行
なうステップで分岐判定を行なう情報の選択を指示して
いた。図４に、このような従来例のブロック図を示す。
イクロ命令の分岐を行なう時、マイクロ命令の分岐を行
なうステップで分岐判定を行なう情報の選択を指示して
いた。図４に、このような従来例のブロック図を示す。
【０００３】図４において、３０１は制御記憶、３０２
は制御レジスタ、３０３は制御アドレスレジスタ、３０
４はアドレス選択回路、３０５は分岐情報選択回路、３
０６は分岐情報レジスタ、３０７は演算回路、３０８は
演算回路３０７の演算結果が０のときに“１”、０でな
い時に“０”がセットされるゼロフラグ、３０９は演算
回路３０７の演算結果が負のときに“１”、負でない時
に“０”がセットされるサインフラグ、３１０は演算回
路３０７の演算結果にキャリがあるときに“１”、そう
でない時に“０”がセットされるキャリフラグである。
は制御レジスタ、３０３は制御アドレスレジスタ、３０
４はアドレス選択回路、３０５は分岐情報選択回路、３
０６は分岐情報レジスタ、３０７は演算回路、３０８は
演算回路３０７の演算結果が０のときに“１”、０でな
い時に“０”がセットされるゼロフラグ、３０９は演算
回路３０７の演算結果が負のときに“１”、負でない時
に“０”がセットされるサインフラグ、３１０は演算回
路３０７の演算結果にキャリがあるときに“１”、そう
でない時に“０”がセットされるキャリフラグである。
【０００４】制御アドレスレジスタ３０３の内容をアド
レスとした制御記憶３０１のデータを制御レジスタ３０
２にセットし、制御レジスタ３０２にセットされたデー
タにより本情報処理装置は制御される。演算回路３０７
の結果により、マイクロ命令の分岐を行なう場合、分岐
するマイクロ命令と同じマイクロ命令語の中で、分岐情
報レジスタ３０６のいずれを選択するかを指示する。こ
こで注意すべき点は、信号の遅延時間の関係であり、演
算回路３０７と分岐情報レジスタ３０６は、物理的に近
い位置にあるということである。制御記憶３０１が複数
枚のＬＳＩで構成されている場合には、同じ数だけの分
岐情報レジスタ３０６の情報を分配する必要がある。
レスとした制御記憶３０１のデータを制御レジスタ３０
２にセットし、制御レジスタ３０２にセットされたデー
タにより本情報処理装置は制御される。演算回路３０７
の結果により、マイクロ命令の分岐を行なう場合、分岐
するマイクロ命令と同じマイクロ命令語の中で、分岐情
報レジスタ３０６のいずれを選択するかを指示する。こ
こで注意すべき点は、信号の遅延時間の関係であり、演
算回路３０７と分岐情報レジスタ３０６は、物理的に近
い位置にあるということである。制御記憶３０１が複数
枚のＬＳＩで構成されている場合には、同じ数だけの分
岐情報レジスタ３０６の情報を分配する必要がある。
【０００５】
【発明が解決しようとする課題】この従来の情報処理装
置では、マシンサイクルの関係上、 １．１マシンサイクル間で、信号はあるＬＳＩのレジス
タから別のＬＳＩのレジスタへ１回しか転送できない。 ２．ＲＡＭをアクセスした場合、ＲＡＭのアドレスレジ
スタ及びＲＡＭの読み出しレジスタは共にＲＡＭと同じ
ＬＳＩになければならない。
置では、マシンサイクルの関係上、 １．１マシンサイクル間で、信号はあるＬＳＩのレジス
タから別のＬＳＩのレジスタへ１回しか転送できない。 ２．ＲＡＭをアクセスした場合、ＲＡＭのアドレスレジ
スタ及びＲＡＭの読み出しレジスタは共にＲＡＭと同じ
ＬＳＩになければならない。
【０００６】といった条件で、自装置を構成しなければ
ならない場合に、複数枚のＬＳＩで構成された制御記憶
のＬＳＩに対して、複数の分岐情報レジスタの情報及び
分岐選択情報を転送しなければならなく金物量が大幅に
増えてしまうという問題点があった。
ならない場合に、複数枚のＬＳＩで構成された制御記憶
のＬＳＩに対して、複数の分岐情報レジスタの情報及び
分岐選択情報を転送しなければならなく金物量が大幅に
増えてしまうという問題点があった。
【０００７】
【課題を解決するための手段】本発明の情報処理装置
は、マイクロプログラムの分岐条件の情報を保持する複
数の分岐情報保持手段と、制御記憶に格納されているマ
イクロ命令語の中の分岐選択情報を保持する分岐選択情
報保持手段と、前記複数の分岐情報保持手段のうちか
ら、少なくとも１つを前記分岐選択情報保持手段に保持
されている情報に従って選択する分岐情報選択手段と、
前記分岐情報選択手段の出力を用いて次マイクロ命令の
アドレスを作成するアドレス作成手段を有し、次マイク
ロ命令のアドレスを決定する分岐情報を選択する指示を
１ステップ以上前のマイクロ命令で指定することを特徴
とする。
は、マイクロプログラムの分岐条件の情報を保持する複
数の分岐情報保持手段と、制御記憶に格納されているマ
イクロ命令語の中の分岐選択情報を保持する分岐選択情
報保持手段と、前記複数の分岐情報保持手段のうちか
ら、少なくとも１つを前記分岐選択情報保持手段に保持
されている情報に従って選択する分岐情報選択手段と、
前記分岐情報選択手段の出力を用いて次マイクロ命令の
アドレスを作成するアドレス作成手段を有し、次マイク
ロ命令のアドレスを決定する分岐情報を選択する指示を
１ステップ以上前のマイクロ命令で指定することを特徴
とする。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例である。
【００１０】図１において、１０３〜１０５は制御記憶
であり、本情報処理装置を制御するマイクロプログラム
が格納されている。特に、制御記憶３には、マイクロプ
ログラムの次アドレスの制御に用いられるマイクロプロ
グラムが格納されている。１０６〜１０７は、それぞれ
制御記憶１０３〜１０５の出力を受ける制御レジスタで
ある。１０９〜１１１はそれぞれ制御記憶１０３〜１０
５の制御アドレスレジスタであり、常時、同じデータを
保持している。
であり、本情報処理装置を制御するマイクロプログラム
が格納されている。特に、制御記憶３には、マイクロプ
ログラムの次アドレスの制御に用いられるマイクロプロ
グラムが格納されている。１０６〜１０７は、それぞれ
制御記憶１０３〜１０５の出力を受ける制御レジスタで
ある。１０９〜１１１はそれぞれ制御記憶１０３〜１０
５の制御アドレスレジスタであり、常時、同じデータを
保持している。
【００１１】１０１，１０２は演算回路であり、異なる
演算を行なう。１２０，１２３はゼロフラグでそれぞれ
演算回路１０１，１０２の演算結果が“０”の場合に
“１”に、“０”でない場合に“０”がセットされる。
１２１，１２４はサインフラグであり、それぞれ演算回
路１０１，１０２の演算結果が負の場合に、“１”、負
でない場合に“０”がセットされる。１２２，１２５は
キャリフラグでそれぞれ演算回路１０１，１０２の演算
結果にキャリがある場合に“１”、キャリがない場合に
“０”がセットされる。１２６，１２７は選択レジスタ
であり、それぞれ制御レジスタ１０８の内容の一部を１
回受けるレジスタである。１１８，１１９は、分岐情報
選択回路であり、それぞれフラグ１２０〜１２２，フラ
グ１２３〜１２５のデータを選択レジスタ１２６，１２
７のデータに従って選択する回路である。
演算を行なう。１２０，１２３はゼロフラグでそれぞれ
演算回路１０１，１０２の演算結果が“０”の場合に
“１”に、“０”でない場合に“０”がセットされる。
１２１，１２４はサインフラグであり、それぞれ演算回
路１０１，１０２の演算結果が負の場合に、“１”、負
でない場合に“０”がセットされる。１２２，１２５は
キャリフラグでそれぞれ演算回路１０１，１０２の演算
結果にキャリがある場合に“１”、キャリがない場合に
“０”がセットされる。１２６，１２７は選択レジスタ
であり、それぞれ制御レジスタ１０８の内容の一部を１
回受けるレジスタである。１１８，１１９は、分岐情報
選択回路であり、それぞれフラグ１２０〜１２２，フラ
グ１２３〜１２５のデータを選択レジスタ１２６，１２
７のデータに従って選択する回路である。
【００１２】１１５〜１１７は分岐情報選択回路であ
り、制御レジスタ１０８の内容の所定部分のデータに従
って分岐情報選択回路１１８，１１９を選択する回路で
ある。１１２〜１１４はアドレス選択回路で次マイクロ
命令のアドレスをそれぞれ分岐情報選択回路１１５〜１
１７，制御レジスタ１０８のデータによってアドレスを
確定する。
り、制御レジスタ１０８の内容の所定部分のデータに従
って分岐情報選択回路１１８，１１９を選択する回路で
ある。１１２〜１１４はアドレス選択回路で次マイクロ
命令のアドレスをそれぞれ分岐情報選択回路１１５〜１
１７，制御レジスタ１０８のデータによってアドレスを
確定する。
【００１３】図２に制御レジスタ１０８の保持内容の形
式を示す。図２において、演算回路制御フィールドは演
算回路１０１，１０２の制御に使用される。第一分岐指
定フィールドは、分岐情報選択回路１１８，１１９の選
択を指定する。第二分岐指定フィールドは、分岐情報選
択回路１１５〜１１７の選択を措定する。第二分岐指定
フィールドは、分岐情報選択回路１１５〜１１７の選択
を指定する。次アドレス情報は、条件分岐する場合には
２通りのアドレスを指定する。
式を示す。図２において、演算回路制御フィールドは演
算回路１０１，１０２の制御に使用される。第一分岐指
定フィールドは、分岐情報選択回路１１８，１１９の選
択を指定する。第二分岐指定フィールドは、分岐情報選
択回路１１５〜１１７の選択を措定する。第二分岐指定
フィールドは、分岐情報選択回路１１５〜１１７の選択
を指定する。次アドレス情報は、条件分岐する場合には
２通りのアドレスを指定する。
【００１４】ここで注意すべきことは、演算ＬＳＩ１，
２と制御ＬＳＩ３，４，５はそれぞれ一つのＬＳＩ上に
構成されているという点である。本実施例では、すべて
の信号がＬＳＩ間を１回しかまたがっておらず、またＲ
ＡＭにアクセスする信号はＬＳＩ内で閉じている。
２と制御ＬＳＩ３，４，５はそれぞれ一つのＬＳＩ上に
構成されているという点である。本実施例では、すべて
の信号がＬＳＩ間を１回しかまたがっておらず、またＲ
ＡＭにアクセスする信号はＬＳＩ内で閉じている。
【００１５】次に動作について、図３に示すタイムチャ
ートを用いて説明する。図３のＴ5ステップ条件分岐し
たマイクロ命令による制御を行なうとする。
ートを用いて説明する。図３のＴ5ステップ条件分岐し
たマイクロ命令による制御を行なうとする。
【００１６】Ｔ1 ステップでは、制御アドレスレジスタ
１０９〜１１１より制御記憶１０３〜１０５を読み出し
て、Ｔ2 ステップで実行したいマイクロ命令を制御レジ
スタ１０６〜１０８にセットする。Ｔ2 ステップの第一
分岐指定フィールドでは、それぞれフラグ１２０〜１２
２、またはフラグ１２３〜１２６のいずれを選択するか
を指定されている。
１０９〜１１１より制御記憶１０３〜１０５を読み出し
て、Ｔ2 ステップで実行したいマイクロ命令を制御レジ
スタ１０６〜１０８にセットする。Ｔ2 ステップの第一
分岐指定フィールドでは、それぞれフラグ１２０〜１２
２、またはフラグ１２３〜１２６のいずれを選択するか
を指定されている。
【００１７】Ｔ2 ステップの制御アドレスレジスタ１０
９〜１１１より制御記憶１０３〜１０５を読み出して、
Ｔ3 ステップで実行したいマイクロ命令を制御レジスタ
１０６〜１０８にセットする。Ｔ3 ステップの第二分岐
指定フィールドでは、Ｔ2 ステップで指定されたフラグ
１２０〜１２２のいずれか一つとフラグ１２３〜１２５
のいずれか一つのどちらかを指定する。
９〜１１１より制御記憶１０３〜１０５を読み出して、
Ｔ3 ステップで実行したいマイクロ命令を制御レジスタ
１０６〜１０８にセットする。Ｔ3 ステップの第二分岐
指定フィールドでは、Ｔ2 ステップで指定されたフラグ
１２０〜１２２のいずれか一つとフラグ１２３〜１２５
のいずれか一つのどちらかを指定する。
【００１８】またＴ2 ステップで指定されている第一分
岐指定フィールドが選択レジスタ１２６，１２７にセッ
トされ、演算回路１０１〜１０２の演算結果によりそれ
ぞれフラグ１２０〜１２２，１２３〜１２５がセットさ
れる。
岐指定フィールドが選択レジスタ１２６，１２７にセッ
トされ、演算回路１０１〜１０２の演算結果によりそれ
ぞれフラグ１２０〜１２２，１２３〜１２５がセットさ
れる。
【００１９】Ｔ3 ステップでは、始めに選択レジスタ１
２６，１２７の内容で分岐情報選択回路１１８，１１９
によりフラグ１２０〜１２２に及び１２３〜１２５のそ
れぞれが選択される。次に分岐情報選択回路１１８，１
１９出力が、制御レジスタ１０８の第二分岐指定フィー
ルドの内容に従ってそれぞれ分岐情報選択回路１１５〜
１１７より選択され出力される。
２６，１２７の内容で分岐情報選択回路１１８，１１９
によりフラグ１２０〜１２２に及び１２３〜１２５のそ
れぞれが選択される。次に分岐情報選択回路１１８，１
１９出力が、制御レジスタ１０８の第二分岐指定フィー
ルドの内容に従ってそれぞれ分岐情報選択回路１１５〜
１１７より選択され出力される。
【００２０】次に、制御レジスタ１０８で指定されてい
る分岐アドレス情報がそれぞれアドレス選択回路１１２
〜１１４によって分岐情報選択回路１１５〜１１７の出
力に従って選択され、制御アドレスレジスタ１０９〜１
１１にセットされる。
る分岐アドレス情報がそれぞれアドレス選択回路１１２
〜１１４によって分岐情報選択回路１１５〜１１７の出
力に従って選択され、制御アドレスレジスタ１０９〜１
１１にセットされる。
【００２１】Ｔ4 ステップでは、それぞれＴ4 ステップ
の制御アドレスレジスタ１０９〜１１１より制御記憶１
０３〜１０５を読み出して制御レジスタ１０６〜１０８
にセットする。Ｔ5 ステップでは、Ｔ3 ステップで分岐
した結果の制御情報で情報処理装置を制御する。
の制御アドレスレジスタ１０９〜１１１より制御記憶１
０３〜１０５を読み出して制御レジスタ１０６〜１０８
にセットする。Ｔ5 ステップでは、Ｔ3 ステップで分岐
した結果の制御情報で情報処理装置を制御する。
【００２２】ここで注意すべき点は、Ｔ３ステップにお
いて制御アドレスレジスタ１０９〜１１１の内容を決定
する時、フラグ１２０〜１２２及びフラグ１２３〜１２
５のそれぞれの選択には、Ｔ2 ステップの制御レジスタ
１０８の第一分岐指定フィールドによって行ない、分岐
情報選択回路１１８，１１９の選択にはＴ3 ステップの
制御レジスタ１０８の第二分岐指定フィールドによって
行なわれている点である。すなわち、それぞれ三つの分
岐情報レジスタを各演算ＬＳＩの中で選択して出してい
るので、各演算ＬＳＩへ分岐情報の信号線が１本しか必
要ないのである。
いて制御アドレスレジスタ１０９〜１１１の内容を決定
する時、フラグ１２０〜１２２及びフラグ１２３〜１２
５のそれぞれの選択には、Ｔ2 ステップの制御レジスタ
１０８の第一分岐指定フィールドによって行ない、分岐
情報選択回路１１８，１１９の選択にはＴ3 ステップの
制御レジスタ１０８の第二分岐指定フィールドによって
行なわれている点である。すなわち、それぞれ三つの分
岐情報レジスタを各演算ＬＳＩの中で選択して出してい
るので、各演算ＬＳＩへ分岐情報の信号線が１本しか必
要ないのである。
【００２３】
【発明の効果】以上説明したように本発明は、各演算Ｌ
ＳＩの複数個の分岐情報レジスタのうちの一つを選択す
る分岐指定を分岐先アドレスの指定より１ステップ早く
行ない、演算ＬＳＩの中で複数個の分岐情報レジスタを
選択して制御ＬＳＩに分岐情報を転送することによりＬ
ＳＩ間の結線数を少なくすることができる。
ＳＩの複数個の分岐情報レジスタのうちの一つを選択す
る分岐指定を分岐先アドレスの指定より１ステップ早く
行ない、演算ＬＳＩの中で複数個の分岐情報レジスタを
選択して制御ＬＳＩに分岐情報を転送することによりＬ
ＳＩ間の結線数を少なくすることができる。
【図１】本発明の一実施例のブロック図である。
【図２】本発明における制御レジスタの形式を示す図で
ある。
ある。
【図３】図１に示した実施例のタイムチャートである。
【図４】従来の一例を示す図である。
１０１，１０２ 演算回路 １０３，１０４，１０５ 制御記憶 １０６，１０７，１０８ 制御レジスタ １０９，１１０，１１１ 制御アドレスレジスタ １１２，１１３，１１４ アドレス選択回路 １１５，１１６，１１７，１１８，１１９ 分岐情報
選択回路 １２０，１２３ ゼロフラグ １２１，１２４ サインフラグ １２２，１２５ キャリフラグ １２６，１２７ 選択レジスタ ３０１ 制御記憶 ３０２ 制御レジスタ ３０３ 制御アドレスレジスタ ３０４ アドレス選択回路 ３０５ 分岐情報選択回路 ３０８ ゼロフラグ ３０９ サインフラグ ３１０ キャリフラグ
選択回路 １２０，１２３ ゼロフラグ １２１，１２４ サインフラグ １２２，１２５ キャリフラグ １２６，１２７ 選択レジスタ ３０１ 制御記憶 ３０２ 制御レジスタ ３０３ 制御アドレスレジスタ ３０４ アドレス選択回路 ３０５ 分岐情報選択回路 ３０８ ゼロフラグ ３０９ サインフラグ ３１０ キャリフラグ
Claims (2)
- 【請求項１】 マイクロプログラムの分岐条件の情報を
保持する複数の分岐情報保持手段と、 制御記憶に格納されているマイクロ命令語の中の分岐選
択情報を保持する分岐選択情報保持手段と、 前記複数の分岐情報保持手段のうちから、少なくとも１
つを前記分岐選択情報保持手段に保持されている情報に
従って選択する分岐情報選択手段と、 前記分岐情報選択手段の出力を用いて次マイクロ命令の
アドレスを作成するアドレス作成手段を有し、 次マイクロ命令のアドレスを決定する分岐情報を選択す
る指示を１ステップ以上前のマイクロ命令で指定するこ
とを特徴とする情報処理装置。 - 【請求項２】 前記アドレス選択手段において選択され
る複数のアドレス情報は、前記制御記憶の出力によって
直接指定され、現ステップのマイクロ命令によりアドレ
ス情報を指定し、１ステップ以上前のマイクロ命令によ
り分岐選択情報を指定することにより、次マイクロ命令
のアドレスを決定することを特徴とする請求項１記載の
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19437592A JPH0644066A (ja) | 1992-07-22 | 1992-07-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19437592A JPH0644066A (ja) | 1992-07-22 | 1992-07-22 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644066A true JPH0644066A (ja) | 1994-02-18 |
Family
ID=16323551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19437592A Withdrawn JPH0644066A (ja) | 1992-07-22 | 1992-07-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644066A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11188598B2 (en) | 2019-12-16 | 2021-11-30 | Fujifilm Business Innovation Corp. | Document data processing apparatus and non-transitory computer readable medium |
-
1992
- 1992-07-22 JP JP19437592A patent/JPH0644066A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11188598B2 (en) | 2019-12-16 | 2021-11-30 | Fujifilm Business Innovation Corp. | Document data processing apparatus and non-transitory computer readable medium |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |