JPH0713759A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】演算を指示してから分岐が行われなるまでの動
作時間を短縮する。 【構成】制御記憶１０１，１０２と、制御情報を受ける
制御レジスタ１０７，１０８と、制御レジスタにより制
御される演算器１０９，１１０と演算結果を格納する条
件分岐フラグ１１１，１２をそれぞれ複数組設け、条件
分岐命令時は条件分岐フラグを見て演算結果の書き込み
と制御記憶のアドレスを制御する制御回路１２０を設け
る。これにより通常は、複数の命令を複数の演算器１０
９，１１０で実行し、条件分岐命令時には、分岐先の命
令をあらかじめ複数の演算器で演算しておき、分岐条件
がそろった時点で誤った分岐先命令の結果を無効にす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプログラムに
より演算制御を行う情報処理装置に関する。

【０００２】

【従来の技術】従来、この種の情報処理装置は、条件分
岐を行う場合には分岐条件が揃うのを待って、次のマイ
クロ命令のアドレスを制御することによって実現されて
いる。すなわち、条件分岐することが決定した場合は現
在のマイクロ命令に含まれる分岐先アドレスを、分岐し
ないことが決定した場合には現在のマイクロ命令のアド
レスに１を加えたアドレスを、次のマイクロ命令のアド
レスとしていた。

【０００３】図６はこの種の情報処理装置の従来例のブ
ロック図であり、図１２は図６の動作を示すタイムチャ
ートである。以下この情報処理装置の動作について説明
する。

【０００４】マイクロプログラムはまず次アドレスレジ
スタ６０２にマイクロ命令のアドレスを格納することに
よって起動する。起動時は条件分岐命令ではないのでア
ドレスセレクタ６０４は次アドレスレジスタ６０２の出
力を選択する。したがって、次アドレスレジスタ６０２
内のマイクロ命令のアドレスにより、制御記憶６０１内
に格納されているマイクロ命令が読み出される。このマ
イクロ命令には、分岐する場合の次のマイクロ命令のア
ドレスを示すフィールドや、演算器６０７を制御する制
御情報などが含まれている。出力されたマイクロ命令中
の分岐先アドレスは分岐アドレスレジスタ６０３に保持
され、次アドレスレジスタ６０２には現マイクロ命令の
アドレスに１を加えたアドレス、すなわちアドレスセレ
クタ６０４の出力に１加算器６０５“１”を加えた値が
保持される。

【０００５】このとき一般的にメモリ素子は論理回路素
子よりも低速であるので、次アドレスレジスタ６０２に
マイクロ命令のアドレスが入ってからマイクロ命令が出
力されるまで長い時間を要する。そのためクロック周期
の短い情報処理装置では１クロックで演算器６０７を制
御するのは困難なので、一時、制御レジスタ６０６に保
持する必要がある。

【０００６】制御レジスタ６０６に保持された制御情報
によって、演算器６０７により各種の演算がなされる。
この時、演算器６０７に演算データを与えるとともに、
演算結果を格納しておく演算レジスタ群６０９があり、
これの読み出し、書き込みも同様に制御レジスタ６０６
に保持された制御情報によって制御される。

【０００７】制御レジスタ６０６に保持された制御情報
によって、条件分岐が指示されていれば、その制御情報
に従って演算器６０７は、演算結果が分岐条件を満たし
ているかどうかを示す分岐判定信号を出力する。この分
岐判定信号でアドレスセレクタ６０４を制御できればよ
いのだが、この分岐判定信号は演算器６０７によって演
算された結果であるので、クロック周期の短い情報処理
装置では、１クロックサイクルでアドレスセレクタ６０
４を制御し、制御記憶６０１からマイクロ命令を読み出
すのは困難である。したがって一度、条件分岐フラグ６
０８に保持する必要がある。

【０００８】この条件分岐フラグ６０８によって条件分
岐が指定されたときは、アドレスセレクタ６０４は分岐
アドレスレジスタ６０３を選択する。従って分岐アドレ
スレジスタ６０３には分岐先のマイクロ命令のアドレス
が保持されているので、次に制御記憶６０１から読み出
されるマイクロ命令は分岐先のマイクロ命令となる。ま
た反対に条件分岐フラグ６０８によって条件分岐が指定
されなかったら、アドレスセレクタ６０４は次アドレス
レジスタ６０２の出力を選択する。次アドレスレジスタ
６０２は現マイクロ命令アドレスの次のアドレスを保持
しているので、次に制御記憶６０１から読み出されるマ
イクロ命令は現在のマイクロ命令の次のアドレスのマイ
クロ命令となる。

【０００９】ここでマイクロプログラムの一例として、
演算等を行い、その結果に応じて違う処理を行うことを
考えてみる。図１２にそのタイムチャートを示す。

【００１０】次アドレスレジスタ６０２に演算等を指示
するマイクロ命令のアドレスａをいれると、次のクロッ
ク（２Ｔ）にマイクロ命令が制御レジスタ６０６にセッ
トされる。これに応じて演算器６０７が演算等を行い、
この演算等の結果に応じて３クロックサイクルで条件分
岐フラグ６０８に分岐するかしないかの情報が入る。こ
の段階でマイクロ命令は条件分岐することができる。す
なわち演算等をマイクロ命令が指示してから、条件分岐
が出来るまでに２クロックサイクルかかってしまう。

【００１１】

【発明が解決しようとする課題】上述した従来の情報処
理装置では、マイクロ命令によって演算を行いその結果
によって分岐する場合、演算を指示してから分岐が行わ
れるまでの動作が遅れるという欠点がある。

【００１２】

【課題を解決するための手段】第１の本発明の情報処理
装置は、Ｎ方向へ条件分岐するマイクロプログラムによ
り制御を行う情報処理装置において、それぞれ次のマイ
クロ命令のアドレスと前記情報処理装置を制御する制御
情報とを含むマイクロ命令を格納しているＮ個の制御記
憶と、前記制御記憶の出力の一部で次マイクロ命令アド
レスをそれぞれ保持しておくＮ個の次マイクロ命令アド
レス保持手段と、すべての前記次マイクロ命令アドレス
保持手段の出力の中の一つを選択し、当該制御記憶の読
み出しアドレスとするＮ個のマイクロ命令アドレス選択
手段と、前記制御記憶から出力された前記制御情報を、
それぞれ前記制御記憶に対応して保持するＮ個のマイク
ロ命令保持手段と、前記マイクロ命令保持手段によって
独立に制御されるＮ個の演算器と、それぞれ前記演算器
の演算結果の中で、マイクロ命令の条件分岐において参
照される演算結果情報を保持しているＮ個の分岐条件保
持手段と、マイクロ命令に従って、前記演算器のそれぞ
れに複数の被演算数を与えたり、前記演算器からのＮ個
の演算結果が書き込まれる演算結果群保持手段と、マイ
クロ命令によって条件分岐が指示されていない場合は、
前記マイクロ命令アドレス選択手段の出力として、対応
する前記次マイクロ命令アドレス保持手段の出力を選択
し、前記演算器の出力をすべてマイクロ命令に従って前
記演算結果群保持手段に書き込むように制御を行い、マ
イクロ命令によってＮ方向の条件分岐が指示された場合
は、分岐条件が確定するまでは、前記次マイクロ命令ア
ドレス選択手段においてそれぞれ前記次マイクロ命令ア
ドレス保持手段を選択し、分岐条件が確定した場合は、
確定した分岐先マイクロ命令を実行していた前記制御記
憶Ｍ対応の前記演算器Ｍの演算結果以外の演算結果を前
記演算結果群保持手段へ書き込むことを抑止する信号を
発生し、確定した前記制御記憶Ｍに対応した前記次マイ
クロ命令アドレス保持手段Ｍの出力をすべての前記次マ
イクロ命令アドレス選択手段が選択するように制御する
制御回路とを有し、条件分岐命令でない時は、それぞれ
前記制御記憶に対応した前記演算器において互いに独立
に演算を行い、条件分岐命令の時は、分岐条件が確定す
るまでは、分岐先のマイクロ命令をそれぞれ前記制御記
憶に対応する前記演算器において実行し、分岐条件が確
定した時、確定した分岐先のマイクロ命令を実行してい
た前記演算器Ｍ以外の演算結果を前記演算結果保持手段
に書き込むことを抑止し、前記制御記憶の読み出しアド
レスとして、確定した分岐先のマイクロ命令により指示
された次のマイクロ命令のアドレスを使用することを特
徴とする。

【００１３】本発明の第２の情報処理装置は、Ｎ方向に
条件分岐するがその中の一方向は現在のマイクロ命令ア
ドレスの次のアドレスであることを特徴とするマイクロ
プログラムにより制御を行う情報処理装置において、そ
れぞれにおいて分岐する場合の分岐先のマイクロ命令の
アドレスの中で現在のマイクロ命令アドレスに１を加え
たアドレスを除いたＮ−１個のアドレスと、前記情報処
理装置を制御する制御情報とを含むマイクロ命令を格納
しているＮ個の制御記憶と、対象となる前記制御記憶ｎ
の出力の一部である、Ｎ−１個の分岐先マイクロ命令ア
ドレスをそれぞれ保持しておき、それぞれが前記制御記
憶ｎ以外の前記制御記憶の読み出しアドレスの候補の一
つとなる前記制御記憶のそれぞれにつき（Ｎ−１）個の
分岐先マイクロ命令アドレス保持手段と、現在のマイク
ロ命令アドレスに１を加えた値を入力保持するＮ個の次
マイクロ命令アドレス保持手段と、対象となる前記制御
記憶Ｍ以外の前記制御記憶の出力の中で前記制御記憶Ｍ
の読み出しアドレスの候補となる分岐先マイクロ命令ア
ドレスを保持している前記Ｎ−１個の分岐先マイクロ命
令アドレス保持手段と、対象となる前記制御記憶Ｍに対
応した前記次マイクロ命令アドレス保持手段Ｍとの中の
一つを選択し、それぞれ対象となる前記制御記憶Ｍの読
み出しアドレスとなるＮ個のマイクロ命令アドレス選択
手段と、前記マイクロ命令アドレス選択手段の出力に１
を加えることによって、前記次マイクロ命令アドレス保
持手段の入力となる１加算器と、前記制御記憶から出力
されたマイクロ命令の中の前記情報処理装置を制御する
制御情報を保持するＮ個のマイクロ命令保持手段と、そ
れぞれ前記マイクロ命令保持手段によって独立に制御さ
れるＮ個の演算器と、それぞれ前記演算器の演算結果の
中で、マイクロ命令の条件分岐において参照される演算
結果情報を保持しておくＮ個の分岐条件保持手段とを設
け、また、マイクロ命令に従って、前記演算器のそれぞ
れに複数の被演算数を与えたり、前記演算器からのＮ個
の演算結果が書き込まれる演算結果群保持手段と、マイ
クロ命令によって条件分岐が指示されていない場合は、
全期マイクロ命令アドレス選択手段の出力としてそれぞ
れ前記次マイクロ命令アドレス保持手段の出力を選択
し、前記演算器の出力をすべてマイクロ命令に従って前
記演算結果群保持手段に書き込むように制御を行い、あ
る前記制御記憶Ｐの出力であるマイクロ命令によってＮ
方向の条件分岐が指示された場合は、前記マイクロ命令
アドレス選択手段Ｐを除いた前記Ｎ−１個のマイクロ命
令アドレス選択手段において、前記制御記憶Ｐの出力で
あるＮ−１個の分岐先マイクロ命令アドレスを保持して
いる前記Ｎ−１個の分岐先マイクロ命令アドレス保持手
段を選択し、その後分岐条件が確定するまでは、前記マ
イクロ命令アドレス選択手段においてそれぞれ前記次マ
イクロ命令アドレス保持手段を選択し、分岐条件が確定
した場合は、確定した分岐先マイクロ命令を実行してい
た前記制御記憶Ｍに対応している前記演算器Ｍの演算結
果以外の演算結果を前記演算結果群保持手段へ書き込む
ことを抑止する信号を発生し、前記マイクロ命令アドレ
ス選択手段Ｍを除いた前記Ｎ−１個のマイクロ命令アド
レス選択手段において、前記制御記憶Ｍの出力であるＮ
−１個の分岐先マイクロ命令アドレスを保持している前
記Ｎ−１個の分岐先マイクロ命令アドレス保持手段を選
択するにように制御する制御回路とを有し、条件分岐命
令でない時は、それぞれ前記制御記憶に対応した前記演
算器においてお互い独立に演算を行い、ある前記制御記
憶Ｐの出力であるマイクロ命令によってＮ方向の条件分
岐が指示された場合は、前記制御記憶Ｐの出力であるマ
イクロ命令によって示されたＮ−１個の分岐先アドレス
のマイクロ命令を前記制御記憶Ｐ以外の前記制御記憶が
実行し、その後分岐条件が確定するまでは、Ｎ個の方向
の分岐先のマイクロ命令をそれぞれ前記制御記憶に対応
する前記演算器において実行し、分岐条件が確定した
時、確定した分岐先のマイクロ命令を実行していた前記
演算器Ｍ以外の演算結果を前記演算結果保持手段に書き
込むことを抑止し、確定した分岐先のマイクロ命令を実
行していた前記制御記憶Ｍの出力であるＮ−１個の分岐
先マイクロ命令アドレスを保持していた前記Ｎ−１個の
分岐先マイクロ命令アドレス保持手段を前記制御記憶Ｍ
以外の前記制御記憶の読み出しアドレスとすることを特
徴とする。

【００１４】第３の本発明の情報処理装置は、前記情報
処理装置の代りに、Ｎ方向に条件分岐することを特徴と
するマイクロプログラムにより制御を行う情報処理装置
において、前記制御記憶に代えて、それぞれにおいて、
マイクロ命令によって条件分岐が指定されていない場合
は次のマイクロ命令のアドレスであり、条件分岐が指定
されている場合は一方向の条件分岐先のアドレスとして
使われるマイクロ命令のアドレスと、条件分岐が指定さ
れている場合のその他のＮ−１個の分岐先のマイクロ命
令のアドレスと、前記情報処理装置を制御する制御情報
とを含むマイクロ命令を格納しているＮ個の制御記憶
と、前記１加算器の出力の代わりに、前記制御記憶の出
力の一部を使用することによって、前記次のマイクロ命
令アドレス保持手段の代りに、前記制御記憶のそれぞれ
に対応して、マイクロ命令によって条件分岐が指定され
ていない場合は次のマイクロ命令のアドレスであり、条
件分岐が指定されている場合は一方向の条件分岐先のア
ドレスとして使われるマイクロ命令のアドレスを入力保
持するＮ個の次マイクロ命令アドレス保持手段とを設け
たことを特徴とする。

【００１５】

【実施例】次に本発明について図面を参照しながら説明
する。

【００１６】図１は本発明の第１の実施例の構成を示す
ブロック図である。

【００１７】制御記憶１０１，１０２は、マイクロ命令
を格納している記憶装置であり、マイクロ命令には、そ
れぞれ条件分岐の指示や演算器１０９，１１０等を制御
する制御情報の他、次のマイクロ命令のアドレスなどが
含まれている。アドレスレジスタ１０３，１０４は、そ
れぞれ制御記憶１０１，１０２から出力されたマイクロ
命令の中の次のマイクロ命令のアドレスを保持している
レジスタである。

【００１８】アドレスセクタ１０５，１０６は、アドレ
スレジスタ１０３と１０４の出力のうちのどちらかを、
制御回路１２０から出力されるアドレス制御信号１１
３，１１４によって選択し、それぞれ制御記憶１０１，
１０２の読み出しアドレスとする。制御レジスタ１０
７，１０８は、それぞれ制御記憶１０１，１０２の出力
を一時保持し、それぞれ演算器１０９，１１０の制御や
演算レジスタ群１１９の読み出し、書き込みの制御を行
う。

【００１９】演算器１０９，１１０は、それぞれ制御レ
ジスタ１０７，１０８の出力によって制御され各種演算
を行い、その結果を演算レジスタ群１１９に出力すると
ともに、演算結果が分岐条件を満たしているかを判定す
る分岐判定信号をそれぞれ条件分岐フラグ１１１，１１
２に出力する。条件分岐フラグ１１１，１１２は、それ
ぞれ演算器１０９，１１０が出力する分岐判定信号を一
時保持するものである。

【００２０】演算レジスタ群１１９は、演算に使用され
るデータを保持しておくもので、制御レジスタ１０７，
１０８の出力によって制御され、演算器１０９，１１０
に各種の被演算データを供給し、また演算器１０９，１
１０の出力を格納する。なお、演算器１０９，１１０の
出力を格納する場合は、制御回路１２０の出力である書
き込み信号１１５，１１６によって抑止されることもあ
る。

【００２１】制御回路１２０は、条件分岐などの制御を
する回路であり、図７にその詳細な回路例を示す。い
ま、条件分岐値信号１１７によって条件分岐が指示され
た時は、制御回路１２は次のサイクルで条件分岐フラグ
１１１の内容を見て、もし分岐条件が成り立っていれ
ば、演算器１０９の内容を演算レジスタ１１９に書き込
まないように書き込み信号１１５を制御するとともに、
アドレスセレクタ１０５は、もう一方のアドレスレジス
タ１０４を選択する。もし分岐条件が成り立っていなけ
れば、演算器１１０の内容を書き込まないように書き込
み信号１１６を制御するとともに、アドレスセレクタ１
０６は、もう一方のアドレスレジスタ１０３を選択す
る。

【００２２】また、もし条件分岐指示信号１１８によっ
て条件分岐が指示された場合は上記と反対になる。

【００２３】次に本実施例の動作について、図９に示す
タイムチャートを参照して説明する。この場合の制御記
憶１０１，１０２に格納されているマイクロ命令の一例
を図１３に示す。

【００２４】第１クロックサイクル（第１Ｔ）におい
て、最初の命令ａは、分岐した直後の命令ではないの
で、アドレスレジスタ１０３，１０４は、ともに同じア
ドレスａを指している。したがって制御記憶１０１，１
０２からアドレスａにあるマイクロ命令ａおよびａ’を
読み出す。このマイクロ命令は制御レジスタ１０７，１
０８に保持される。

【００２５】第２クロックサイクルでは、制御レジスタ
１０７，１０８に保持されたマイクロ命令ａおよびａ’
によって演算器１０９，１１０が制御され、それぞれ独
立した演算を同時に実行することが出来る。この演算結
果は制御レジスタ１０７，１０８に保持されたマイクロ
命令ａおよびａ’に従って演算レジスタ群１１９に格納
される。

【００２６】この時、マイクロ命令ａにおいて条件分岐
が指示されており、マイクロ命令ａの結果によって分岐
すかしないかを決める場合、制御記憶１０１内のマイク
ロ命令に条件分岐指示を指示しておく。そうすると第２
Ｔで制御レジスタ１０７に保持された条件分岐指示信号
１１７が“１”となる。なお、分岐条件としてのマイク
ロ命令ａを実行した結果を条件分岐フラグ１１１に格納
するようにマイクロ命令ａで指示しなくてはならない。
また、アドレスａにおけるマイクロ命令の次のアドレス
フィールドで制御記憶１０１はアドレスｂ、制御記憶１
０２はアドレスｃとしておくと、第２クロックサイクル
では制御記憶１０１からはマイクロ命令ｂ、制御記憶１
０２からはマイクロ命令ｃが出力され、マイクロ命令ｂ
は制御レジスタ１０７に、マイクロ命令ｃは制御レジス
タ１０８に格納される。同時にマイクロ命令ｂにはアド
レスｄが、マイクロ命令ｃにはアドレスｅがそれぞれ次
のアドレスとして格納してあるので、アドレスレジスタ
１０３，１０４にはそれぞれアドレスｄ、アドレスｅが
格納される。

【００２７】第３クロックサイクルでは、制御レジスタ
１０７，１０８にはそれぞれ分岐しない場合のマイクロ
命令ｂ、分岐した場合のマイクロ命令ｃが保持されてい
るので、演算器１０９，１１０はそれぞれマイクロ命令
ｂ、ｃを実行する。この時、制御回路１２０は前のマイ
クロ命令ａが条件分岐であるので、条件分岐フラグ１１
１をチェックする。この例では分岐しないことになって
いるので、書き込み信号１１６を“０”にして、演算器
１１０の演算結果、すなわち実行中のマイクロ命令ｃの
演算結果を演算レジスタ群１１９に格納するのを抑止す
る。それと同時にアドレスセレクタ１０６を制御してア
ドレスレジスタ１０３を選択させ、正しいアドレスｄを
選択させる。

【００２８】第５クロックサイクルでも、同じ様なこと
が行われるが、この場合は分岐することになっているの
で、先ほどと反対に、書き込み信号１１５を０にして、
演算器１０９の演算結果を無効にし、アドレスセレクタ
１０５を制御してアドレスレジスタ１０４を選択させ
る。

【００２９】このようにして、マイクロ命令の分岐が行
われないときは、演算器１０９，１１０を独立に動かす
ことによって、２種類の演算を１クロックサイクルで実
行でき、条件分岐が行われる場合でも、あらかじめそれ
ぞれの分岐先の命令を実行しておき、分岐条件が確定し
たときに、誤った分岐先の命令を実行していた演算器の
内容を無視し、正しい分岐先の命令に制御を移すことに
よって、条件分岐を高速に行うことが出来る。

【００３０】しかしこのような構成では、分岐命令の２
クロックサイクル後は同じアドレスの命令を読み出して
しまうために、分岐命令の直後に分岐命令がくることが
許されない。従って、条件分岐命令を連続で実行できる
ようにするには以下のような第２の構成が考えられる。

【００３１】図２は本発明の第２の実施例の構成を示す
ブロック図である。この実施例は第１の実施例と比べて
以下のような相違点がある。図１では制御記憶１０１，
１０２の読み出しアドレスとして、マイクロ命令中の次
のアドレスを保持しているアドレスレジスタ１０３，１
０４を選択していたが、図２ではマイクロ命令中では分
岐先のマイクロ命令アドレスを指定することにして、分
岐しない場合の次のマイクロ命令アドレスは現在のマイ
クロ命令アドレスに“１”を加えたものとすることにす
る。

【００３２】そのため、アドレスレジスタ１０３，１０
４の代りに、次のマイクロ命令アドレスを保持しておく
次アドレスレジスタ２０３，２０４と、制御記憶２０１
の出力であるマイクロ命令のうち、分岐先のマイクロ命
令アドレスを保持し、制御記憶２０２の読み出しアドレ
ス候補となる分岐アドレスレジスタ２０６と、制御記憶
２０２の出力であるマイクロ命令のうち、分岐先のマイ
クロ命令アドレスを保持し、制御記憶２０１の読み出し
アドレス候補となる分岐アドレスレジスタ２０５と、次
アドレスレジスタ２０３と分岐アドレスレジスタ２０５
を選択し制御記憶２０１の読み出しアドレスとなるアド
レスセレクタ２０７と、次アドレスレジスタ２０４と分
岐アドレスレジスタ２０６を選択し制御記憶２０２の読
み出しアドレスとなるアドレスセレクタ２０８と、アド
レスセレクタ２０７，２０８の出力に“１”を加え、次
アドレスレジスタ２０３，２０４の入力となる１加算器
２０９，２１０を設けている。

【００３３】また、図１の制御回路１２０の代りに制御
回路２２４を設けている。制御回路２２４の詳細な回路
例を図８に示す。なお、本回路例は、以下に述べる本発
明の第２の実施例〜第５の実施例のすべてに使用でき
る。この制御回路２２４は、アドレスセクタ２０７，２
０８において、分岐命令でないときはそれぞれ次アドレ
スレジスタ２０３，２０４を選択するように指示するア
ドレス選択信号２１７，２１８を生成し、それぞれの制
御記憶２０１，２０２において次のマイクロ命令を順々
に実行していくことが出来るようにする。

【００３４】ここで条件分岐命令の場合、すなわち制御
レジスタ２１１，２１２の出力の一部である条件分岐指
示信号２２１，２２２のどちらかが出た場合は、１クロ
ックサイクル前のマイクロ命令で条件分岐が指示されて
いるかを見て、指示されていなかった場合は、条件分岐
指示信号２２１，２２２のどちらか指示されなかった方
に対応するアドレスセクタ２０７，２０８において分岐
アドレスレジスタ２０５，２０６を選択するようにアド
レス選択信号２１７，２１８を制御する。

【００３５】もし１クロックサイクル前のマイクロ命令
で条件分岐が指示されていた時は、１クロックサイクル
前のマイクロ命令によって指示されている方の条件分岐
フラグ２１５，２１６のうちのどちらかを見て、誤った
マイクロ命令を実行していた演算器２１３，２１４のう
ちのどちらかの内容を無効にするために、書き込み信号
２１９，２２０を制御し、誤ったマイクロ命令を出力し
ていた制御記憶２０１，２０２のうちのどちらかに対応
するアドレスレクタ２０７，２０８において分岐アドレ
スレジスタ２０５，２０６を選択するようにするアドレ
ス選択信号２１７，２１８を出力する。

【００３６】次に第２の実施例の動作について、図１０
に示すタイムチャートを参照して説明する。この場合の
制御記憶２０１，２０２に格納されているマイクロ命令
の一例を図１４に示す。

【００３７】第１クロックサイクルでは、分岐先のマイ
クロ命令ではないので、アドレスセクタ２０７，２０８
はそれぞれ次アドレスレジスタ２０３，２０４を選択す
る。したがって制御記憶２０１，２０２からは、アドレ
スａに格納されているマイクロ命令ａおよびａ’が出力
される。また、アドレスセクタ２０７，２０８の値に
“１”を加えた値、すなわちアドレスａ＋１をそれぞれ
次アドレスレジスタ２０３，２０４は格納する。

【００３８】この時、マイクロ命令ａによって条件分岐
が指定され、マイクロ命令ａおよびａ’の中に分岐先の
マイクロ命令のアドレスｂを格納しておく。すると次の
サイクルで、制御レジスタ２１１にマイクロ命令ａ、制
御レジスタ２１２にマイクロ命令ａ’が入ると同時に、
分岐アドレスレジスタ２０５，２０６にアドレスｂが格
納される。

【００３９】第２クロックサイクルでは、条件分岐指示
信号２２１が出力する。マイクロ命令ａの前の命令はな
いので、条件分岐命令でない。したがって制御回路２２
４はアドレス選択信号２１８を操作して、アドレスセレ
クタ２０８では分岐アドレスレジスタ２０６を選択する
ように指示する。アドレスセレクタ２０７は次アドレス
レジスタ２０３の内容であるアドレスａ＋１、アドレス
セレクタ２０８は分岐アドレスレジスタ２０６の内容で
あるアドレスｂを選択する。このようにして、制御記憶
２０１，２０２からマイクロ命令ａ＋１、ｂが出力され
る。

【００４０】このマイクロ命令中にはそれぞれ分岐先ア
ドレスとして、アドレスａ＋２、Ｃが含まれているとす
る。すなわち次のサイクルで分岐アドレスレジスタ２０
５，２０６にはアドレスＣ，ａ＋２が入る。このマイク
ロ命令ｂは、条件分岐命令なので条件分岐指示をマイク
ロ命令中に含んでいる。この時演算器２１３，２１４で
は、それぞれマイクロ命令ａ、ａ’が実行されており、
分岐条件であるマイクロ命令ａの実行結果を次のサイク
ルで条件分岐フラグ２１５にセットする。

【００４１】第３クロックサイクルではマイクロ命令ａ
＋１、ｂが演算器２１３，２１４で実行される。この
時、マイクロ命令ａは条件分岐命令なので、条件分岐フ
ラグ２１５を見て、制御回路２２３は、分岐するのが正
解と判断するので、分岐しなかった場合のマイクロ命令
ａ＋１を実行している演算器２１３の内容を無効にする
ように書き込み信号２１９を０にする。また、アドレス
選択信号２１７を操作して、アドレスセレクタ２０７
で、分岐アドレスレジスタ２０５を選択するように指示
する。そのためアドレスセクタ２０７，２０８はアドレ
スｃ、ｂ＋１を選択することになり、正しい分岐先のア
ドレスとなる。

【００４２】このように、条件分岐命令の直後に条件分
岐命令がきても制御を遅らせないで分岐が可能となる。

【００４３】図２に示した第２の実施例では、分岐しな
い場合の次のマイクロ命令のアドレスは、現在のマイク
ロ命令の次のアドレスであった。したがって、無条件で
分岐したい場合、いつも成り立つような分岐条件を設定
し、条件分岐として分岐するしかない。しかも、一方の
演算器ではありえない次のマイクロ命令を実行してしま
うために、情報処理の速度が低下する。したがって無条
件分岐も高速に行うには次のような第３の構成が考えら
れる。

【００４４】図３は本発明の第３の実施例を示すブロッ
ク図である。この実施例では、それぞれ制御記憶３０
１，３０２の出力であるマイクロ命令中に次のマイクロ
命令アドレスを格納しておくフィールドを設けて、図２
の実施例における１加算器２０９，２１０の代りに、次
アドレスレジスタ３０３，３０４の入力とする。

【００４５】図１１は図３に示した第３の実施例の動作
について説明したタイムチャートである。また、その時
の制御記憶３０１，３０２に格納されているマイクロ命
令の一例を図１５に示す。この構成では次のマイクロ命
令のアドレスが自由に設定できるので、無条件分岐の場
合、次のアドレスとして分岐先のアドレスを指定してお
けば、同時に両方の演算器で分岐先の演算を行うことが
出来る。

【００４６】図２，３においては、制御記憶からのマイ
クロ命令の読み出しは、次アドレスレジスタと分岐アド
レスレジスタを制御回路の出力で切り替えてから行って
いる。しかし制御記憶などの記憶回路は一般的に読み出
しに時間がかかる。また、演算器などと一つのＬＳＩ内
に収めるのは難しく、ＬＳＩ間を信号が渡るのにも時間
がかかるため、条件分岐フラグを見てＬＳＩを渡ってか
ら、アドレスを選択して制御情報を読み出すことに時間
がかかる。そのため情報処理装置のクロックサイクルを
遅くしなくてはならないため、情報処理の速度を低下さ
せることになる。これを改善するには以下の構成が考え
られる。

【００４７】図４は図２に示した第２の実施例を改善し
た本発明の第４の実施例を示すブロック図であり、図５
は図３に示した第３の実施例を改善した本発明の第５の
実施例を示すブロック図である。

【００４８】図４は、図２のように、アドレスセレクタ
２０７，２０８を制御記憶２０１，２０２の読み出しア
ドレスとするのではなく、次アドレスレジスタ４０５，
４０６、分岐アドレスレジスタ４０７，４０８をそれぞ
れを読み出しアドレスとする、制御記憶４０１，４０
４，４０２，４０３をそなえ、制御記憶４０１と４０
２、４０３と４０４を選択する制御情報セレクタ４１
１，４１２を設けている。この制御情報セレクタ４１
１，４１２は、アドレスセレクタ４０９，４１０と同じ
ように制御され、制御記憶２０１，２０２の代りに用い
られる。

【００４９】図５は、図３のように、アドレスセレクタ
３０７，３０８を制御記憶３０１，３０２の読み出しア
ドレスとするのではなく、次アドレスレジスタ５０５，
５０６、分岐アドレスレジスタ５０７，５０８、それぞ
れを読み出しアドレスとする、制御記憶５０１，５０
４，５０２，５０３をそなえ、制御記憶５０１と５０
２、５０３と５０４を選択する制御情報セレクタ５０
９，５１０を設け、図３のアドレスセレクタ３０７，３
０８と同じように制御され、制御記憶３０１，３０２の
代りに用いられる。

【００５０】これらのような構成をとることによって、
制御記憶からマイクロ命令が読み出された所で選択する
ので、条件分岐フラグからの信号は制御情報セレクタの
みを通るため、クロックサイクルを落さなくてもよくな
る。

【００５１】

【発明の効果】以上説明したように本発明は、制御記憶
と演算器の組を複数持ち、条件分岐でないときは、それ
ぞれ並列に演算を行い、条件分岐の時は、分岐条件が確
定する前に各分岐先の命令を実行し、分岐条件が確定し
た時点で誤った分岐先の命令を実行していた演算器の内
容を無効とし、誤った分岐先アドレスのマイクロ命令を
読み出していた制御記憶に正しいアドレスを与えること
によって、分岐条件が揃う前に演算を実行できるので、
条件分岐命令を高速に行える。

【００５２】また条件分岐でないときは、複数の命令を
同時に実行できるので情報処理の速度を高めるという効
果もおる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示すブロック図であ
る。

【図２】本発明の第２の実施例を示すブロック図であ
る。

【図３】本発明の第３の実施例を示すブロック図であ
る。

【図４】本発明の第４の実施例を示すブロック図であ
る。

【図５】本発明の第５の実施例の構成を示すブロック図
である。

【図６】従来の一構成例を示すブロック図である。

【図７】図１に示した本発明の第１の実施例の制御回路
の詳細回路図である。

【図８】図２〜図５に示した本発明の第２の実施例〜第
５の実施例の制御回路の詳細回路図である。

【図９】図１に示した第１の実施例のタイムチャートで
ある。

【図１０】図２に示した第２の実施例のタイムチャート
である。

【図１１】図３に示した第３の実施例を示すタイムチャ
ートである。

【図１２】図６に示した従来例のタイムチャートであ
る。

【図１３】図１に示した第１の実施例におけるマイクロ
命令の例を示す図である。

【図１４】図２に示した第２の実施例におけるマイクロ
命令の例を示す図である。

【図１５】図３に示した第３の実施例におけるマイクロ
命令の例を示す図である。

【符号の説明】

１０１，１０２，２０１，２０２，３０１，３０２，４
０１，４０２，４０３，４０４，５０１，５０２，５０
３，５０４，６０１ 制御記憶 １０３，１０４ アドレスレジスタ ２０３，２０４，３０３，３０４，４０５，４０６，５
０５，５０６，６０２次アドレスレジスタ ２０５，２０６，３０５，３０６，４０７，４０８，５
０７，５０８，６０３分岐アドレスレジスタ １０５，１０６，２０７，２０８，３０７，３０８，４
０９，４１０，６０４アドレスセレクタ ４１１，４１２，５０９，５１０ 制御情報セレクタ ２０９，２１０，４２７，４２８，６０５ １加算器 １０７，１０８，２１１，２１２，３０９，３１０，４
１３，４１４，５１，５１２，６０６ 制御レジスタ １０９，１１０，２１３，２１４，３１１，３１２，４
１５，４１６，５１３，５１４，６０７ 演算器 １１１，１１２，２１５，２１６，３１３，３１４，４
１７，４１８，５１５，５１６，６０８ 条件分岐フ
ラグ １１３，１１４，２１７，２１８，３１５，３１６，４
１９，４２０，５１７，５１８ アドレス選択信号 １１５，１１６，２１９，２２０，３１７，３１８，４
２１，４２２，５１９，５２０ 書き込み信号 １１７，１１８，２２１，２２２，３１９，３２０，４
２３，４２４，５２１，５２２ 条件分岐指示信号 １１９，２２３，３２１，４２５，５２３，６０９
演算レジスタ群 １２０，２２４，３２２，４２６，５２４ 制御回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】Ｎ方向へ条件分岐するマイクロプログラム
   により制御を行う情報処理装置において、 それぞれ次のマイクロ命令のアドレスと前記情報処理装
   置を制御する制御情報とを含むマイクロ命令を格納して
   いるＮ個の制御記憶と、 前記制御記憶の出力の一部で次マイクロ命令アドレスを
   それぞれ保持しておくＮ個の次マイクロ命令アドレス保
   持手段と、 すべての前記次マイクロ命令アドレス保持手段の出力の
   中の一つを選択し、当該制御記憶の読み出しアドレスと
   するＮ個のマイクロ命令アドレス選択手段と、 前記制御記憶から出力された前記制御情報を、それぞれ
   前記制御記憶に対応して保持するＮ個のマイクロ命令保
   持手段と、 前記マイクロ命令保持手段によって独立に制御されるＮ
   個の演算器と、 それぞれ前記演算器の演算結果の中で、マイクロ命令の
   条件分岐において参照される演算結果情報を保持してい
   るＮ個の分岐条件保持手段と、 マイクロ命令に従って、前記演算器のそれぞれに複数の
   被演算数を与えたり、前記演算器からのＮ個の演算結果
   が書き込まれる演算結果群保持手段と、 マイクロ命令によって条件分岐が指示されていない場合
   は、前記マイクロ命令アドレス選択手段の出力として、
   対応する前記次マイクロ命令アドレス保持手段の出力を
   選択し、前記演算器の出力をすべてマイクロ命令に従っ
   て前記演算結果群保持手段に書き込むように制御を行
   い、マイクロ命令によってＮ方向の条件分岐が指示され
   た場合は、分岐条件が確定するまでは、前記次マイクロ
   命令アドレス選択手段においてそれぞれ前記次マイクロ
   命令アドレス保持手段を選択し、分岐条件が確定した場
   合は、確定した分岐先マイクロ命令を実行していた前記
   制御記憶Ｍ対応の前記演算器Ｍの演算結果以外の演算結
   果を前記演算結果群保持手段へ書き込むことを抑止する
   信号を発生し、確定した前記制御記憶Ｍに対応した前記
   次マイクロ命令アドレス保持手段Ｍの出力をすべての前
   記次マイクロ命令アドレス選択手段が選択するように制
   御する制御回路とを有し、 条件分岐命令でない時は、それぞれ前記制御記憶に対応
   した前記演算器において互いに独立に演算を行い、条件
   分岐命令の時は、分岐条件が確定するまでは、分岐先の
   マイクロ命令をそれぞれ前記制御記憶に対応する前記演
   算器において実行し、分岐条件が確定した時、確定した
   分岐先のマイクロ命令を実行していた前記演算器Ｍ以外
   の演算結果を前記演算結果保持手段に書き込むことを抑
   止し、前記制御記憶の読み出しアドレスとして、確定し
   た分岐先のマイクロ命令により指示された次のマイクロ
   命令のアドレスを使用することを特徴とする情報処理装
   置。
2. 【請求項２】Ｎ方向に条件分岐するがその中の一方向は
   現在のマイクロ命令アドレスの次のアドレスであること
   を特徴とするマイクロプログラムにより制御を行う情報
   処理装置において、 それぞれにおいて分岐する場合の分岐先のマイクロ命令
   のアドレスの中で現在のマイクロ命令アドレスに１を加
   えたアドレスを除いたＮ−１個のアドレスと、前記情報
   処理装置を制御する制御情報とを含むマイクロ命令を格
   納しているＮ個の制御記憶と、 対象となる前記制御記憶ｎの出力の一部である、Ｎ−１
   個の分岐先マイクロ命令アドレスをそれぞれ保持してお
   き、それぞれが前記制御記憶ｎ以外の前記制御記憶の読
   み出しアドレスの候補の一つとなる前記制御記憶のそれ
   ぞれにつき（Ｎ−１）個の分岐先マイクロ命令アドレス
   保持手段と、 現在のマイクロ命令アドレスに１を加えた値を入力保持
   するＮ個の次マイクロ命令アドレス保持手段と、 対象となる前記制御記憶Ｍ以外の前記制御記憶の出力の
   中で前記制御記憶Ｍの読み出しアドレスの候補となる分
   岐先マイクロ命令アドレスを保持している前記Ｎ−１個
   の分岐先マイクロ命令アドレス保持手段と、対象となる
   前記制御記憶Ｍに対応した前記次マイクロ命令アドレス
   保持手段Ｍとの中の一つを選択し、それぞれ対象となる
   前記制御記憶Ｍの読み出しアドレスとなるＮ個のマイク
   ロ命令アドレス選択手段と、 前記マイクロ命令アドレス選択手段の出力に１を加える
   ことによって、前記次マイクロ命令アドレス保持手段の
   入力となる１加算器と、 前記制御記憶から出力されたマイクロ命令の中の前記情
   報処理装置を制御する制御情報を保持するＮ個のマイク
   ロ命令保持手段と、 それぞれ前記マイクロ命令保持手段によって独立に制御
   されるＮ個の演算器と、 それぞれ前記演算器の演算結果の中で、マイクロ命令の
   条件分岐において参照される演算結果情報を保持してお
   くＮ個の分岐条件保持手段とを設け、 また、マイクロ命令に従って、前記演算器のそれぞれに
   複数の被演算数を与えたり、前記演算器からのＮ個の演
   算結果が書き込まれる演算結果群保持手段と、 マイクロ命令によって条件分岐が指示されていない場合
   は、全期マイクロ命令アドレス選択手段の出力としてそ
   れぞれ前記次マイクロ命令アドレス保持手段の出力を選
   択し、前記演算器の出力をすべてマイクロ命令に従って
   前記演算結果群保持手段に書き込むように制御を行い、
   ある前記制御記憶Ｐの出力であるマイクロ命令によって
   Ｎ方向の条件分岐が指示された場合は、前記マイクロ命
   令アドレス選択手段Ｐを除いた前記Ｎ−１個のマイクロ
   命令アドレス選択手段において、前記制御記憶Ｐの出力
   であるＮ−１個の分岐先マイクロ命令アドレスを保持し
   ている前記Ｎ−１個の分岐先マイクロ命令アドレス保持
   手段を選択し、その後分岐条件が確定するまでは、前記
   マイクロ命令アドレス選択手段においてそれぞれ前記次
   マイクロ命令アドレス保持手段を選択し、分岐条件が確
   定した場合は、確定した分岐先マイクロ命令を実行して
   いた前記制御記憶Ｍに対応している前記演算器Ｍの演算
   結果以外の演算結果を前記演算結果群保持手段へ書き込
   むことを抑止する信号を発生し、前記マイクロ命令アド
   レス選択手段Ｍを除いた前記Ｎ−１個のマイクロ命令ア
   ドレス選択手段において、前記制御記憶Ｍの出力である
   Ｎ−１個の分岐先マイクロ命令アドレスを保持している
   前記Ｎ−１個の分岐先マイクロ命令アドレス保持手段を
   選択するにように制御する制御回路とを有し、 条件分岐命令でない時は、それぞれ前記制御記憶に対応
   した前記演算器においてお互い独立に演算を行い、ある
   前記制御記憶Ｐの出力であるマイクロ命令によってＮ方
   向の条件分岐が指示された場合は、前記制御記憶Ｐの出
   力であるマイクロ命令によって示されたＮ−１個の分岐
   先アドレスのマイクロ命令を前記制御記憶Ｐ以外の前記
   制御記憶が実行し、その後分岐条件が確定するまでは、
   Ｎ個の方向の分岐先のマイクロ命令をそれぞれ前記制御
   記憶に対応する前記演算器において実行し、分岐条件が
   確定した時、確定した分岐先のマイクロ命令を実行して
   いた前記演算器Ｍ以外の演算結果を前記演算結果保持手
   段に書き込むことを抑止し、確定した分岐先のマイクロ
   命令を実行していた前記制御記憶Ｍの出力であるＮ−１
   個の分岐先マイクロ命令アドレスを保持していた前記Ｎ
   −１個の分岐先マイクロ命令アドレス保持手段を前記制
   御記憶Ｍ以外の前記制御記憶の読み出しアドレスとする
   ことを特徴とする情報処理装置。
3. 【請求項３】前記情報処理装置の代りに、Ｎ方向に条件
   分岐することを特徴とするマイクロプログラムにより制
   御を行う情報処理装置において、 前記制御記憶に代えて、それぞれにおいて、マイクロ命
   令によって条件分岐が指定されていない場合は次のマイ
   クロ命令のアドレスであり、条件分岐が指定されている
   場合は一方向の条件分岐先のアドレスとして使われるマ
   イクロ命令のアドレスと、条件分岐が指定されている場
   合のその他のＮ−１個の分岐先のマイクロ命令のアドレ
   スと、前記情報処理装置を制御する制御情報とを含むマ
   イクロ命令を格納しているＮ個の制御記憶と、 前記１加算器の出力の代わりに、前記制御記憶の出力の
   一部を使用することによって、前記次のマイクロ命令ア
   ドレス保持手段の代りに、前記制御記憶のそれぞれに対
   応して、マイクロ命令によって条件分岐が指定されてい
   ない場合は次のマイクロ命令のアドレスであり、条件分
   岐が指定されている場合は一方向の条件分岐先のアドレ
   スとして使われるマイクロ命令のアドレスを入力保持す
   るＮ個の次マイクロ命令アドレス保持手段とを設けたこ
   とを特徴とする請求項２記載の情報処理装置。
4. 【請求項４】Ｎ方向に条件分岐するがその中の一方向は
   現在のマイクロ命令アドレスの次のアドレスであること
   を特徴とするマイクロプログラムにより制御を行う情報
   処理装置において、 それぞれにおいて分岐する場合の分岐先のマイクロ命令
   のアドレスの中で現在のマイクロ命令アドレスに１を加
   えたアドレスを除いたＮ−１個のアドレスと、前記情報
   処理装置を制御する制御情報とを含むマイクロ命令を格
   納しているＮ×Ｎ個の制御記憶と、 それぞれにおいて、前記Ｎ×Ｎ個の制御記憶の中のＮ個
   の前記制御記憶の出力であるＮ個のマイクロ命令の中の
   一つを選択する、Ｎ個のマイクロ命令選択手段と、 対象となる前記マイクロ命令選択手段ｎの出力のマイク
   ロ命令の一部である、Ｎ−１個の分岐先マイクロ命令ア
   ドレスをそれぞれ保持しておき、それぞれが前記マイク
   ロ命令選択手段ｎ以外の前記マイクロ命令選択手段に対
   応し、それぞれの前記マイクロ命令選択手段によって選
   択される前記Ｎ個の制御記憶の中の一個の読み出しアド
   レスとなる前記マイクロ命令選択手段のそれぞれにつき
   （Ｎ−１）個の分岐先マイクロ命令アドレス保持手段
   と、 前記マイクロ命令選択手段のそれぞれに対応して、前記
   マイクロ命令選択手段の出力であるマイクロ命令が格納
   されているアドレスに１を加えた値を入力保持し、それ
   ぞれ前記マイクロ命令選択手段によって選択される前記
   ｎ個の制御記憶の中の一個の前記制御記憶の読み出しア
   ドレスとなるＮ個の次マイクロ命令アドレス保持手段
   と、 前記マイクロ命令選択手段のそれぞれに対応して、対象
   となる前記マイクロ命令選択手段Ｍの入力である前記Ｎ
   個の制御記憶の読み出しアドレスである、前記次マイク
   ロ命令アドレス保持手段Ｍと前記Ｎ−１個の分岐先マイ
   クロ命令アドレス保持手段との中の一つを選択するＮ個
   のマイクロ命令アドレス選択手段と、 前記マイクロ命令アドレス選択手段の出力に１を加える
   ことによって、前記次マイクロ命令アドレス保持手段の
   入力となる、１加算器と、 前記マイクロ命令選択手段から出力されたマイクロ命令
   の中の前記情報処理装置を制御する制御情報を、それぞ
   れ前記マイクロ命令選択手段に対応して保持するＮ個の
   マイクロ命令保持手段と、 それぞれ前記マイクロ命令保持手段によって独立に制御
   されるＮ個の演算器と、 それぞれ前記演算器の演算結果の中で、マイクロ命令の
   条件分岐において参照される演算結果情報を保持してお
   くＮ個の分岐条件保持手段と、 マイクロ命令に従って、前記演算器のそれぞれに複数の
   被演算数を与えたり、前記演算器からのＮ個の演算結果
   が書き込まれる演算結果群保持手段と、 マイクロ命令によって条件分岐が指示されていない場合
   は、前記マイクロ命令選択手段の出力としてそれぞれ前
   記次マイクロ命令アドレス保持手段を読み出しアドレス
   とする前記Ｎ個の制御記憶の出力を選択し、前記マイク
   ロ命令アドレス選択手段の出力としてそれぞれ前記次マ
   イクロ命令アドレス保持手段の出力を選択し、前記演算
   器の出力をすべてマイクロ命令に従って前記演算結果群
   保持手段に書き込むように制御を行い、ある前記マイク
   ロ命令選択手段Ｐの出力であるマイクロ命令によってＮ
   方向の条件分岐が指示された場合は、前記マイクロ命令
   選択手段Ｐを除いた前記Ｎ−１個のマイクロ命令選択手
   段において、前記マイクロ命令選択手段Ｐの出力である
   Ｎ−１個の分岐先マイクロ命令アドレスを保持している
   前記Ｎ−１個の分岐先マイクロ命令アドレス保持手段の
   出力を読み出しアドレスとする前記Ｎ−１個の制御記憶
   の出力を選択し、前記マイクロ命令アドレス選択手段Ｐ
   を除いた前記Ｎ−１個のマイクロ命令アドレス選択手段
   において、前記制御記憶Ｐの出力であるＮ−１個の分岐
   先マイクロ命令アドレスを保持している前記Ｎ−１個の
   分岐先マイクロ命令アドレス保持手段を選択し、その後
   分岐条件が確定するまでは、前記マイクロ命令選択手段
   の出力としてそれぞれ前記次マイクロ命令アドレス保持
   手段１〜Ｎを読み出しアドレスとする前記Ｎ個の制御記
   憶の出力を選択し、前記マイクロ命令アドレス選択手段
   においてそれぞれ前記次マイクロ命令アドレス保持手段
   を選択し、分岐条件が確定した場合は、確定した分岐先
   マイクロ命令を実行していた前記マイクロ命令選択手段
   Ｍに対応している前記演算器Ｍの演算結果以外の演算結
   果を前記演算結果群保持手段へ書き込むことを抑止する
   信号を発生し、前記マイクロ命令選択手段Ｍを除いた前
   記Ｎ−１個のマイクロ命令選択手段において、前記マイ
   クロ命令選択手段Ｍの出力であるＮ−１個の分岐先マイ
   クロ命令アドレスを保持している前記Ｎ−１個の分岐先
   マイクロ命令アドレス保持手段を読み出しアドレスとす
   る前記Ｎ−１個の制御記憶を選択し、前記マイクロ命令
   アドレス選択手段Ｍを除いた前記Ｎ−１個のマイクロ命
   令アドレス選択手段において、前記マイクロ命令選択手
   段Ｍの出力であるＮ−１個の分岐先マイクロ命令アドレ
   スを保持している前記Ｎ−１個の分岐先マイクロ命令ア
   ドレス保持手段を選択するように制御くる制御回路、と
   を有し、 条件分岐命令でない時は、それぞれ前記次マイクロ命令
   アドレス保持手段を読み出しアドレスとする前記Ｎ個の
   制御記憶の出力を前記Ｎ個のマイクロ命令選択手段が選
   択し、それぞれに対応した前記演算器においてお互い独
   立に演算を行い、ある前記マイクロ命令選択手段Ｐの出
   力であるマイクロ命令によってＮ方向の条件分岐が指示
   された場合は、前記マイクロ命令選択手段Ｐの出力であ
   るマイクロ命令によって示されたＮ−１個の分岐先アド
   レスのマイクロ命令を前記制御記憶Ｐ以外の前記制御記
   憶がそれぞれ実行し、その後分岐条件が確定するまで
   は、Ｎ方向の分岐先のマイクロ命令をそれぞれ前記マイ
   クロ命令選択手段に対応する前記演算器において実行
   し、分岐条件が確定した時、確定した分岐先のマイクロ
   命令を実行していた前記演算器Ｍ以外の演算結果を前記
   演算結果保持手段に書き込むことを抑止し、確定した分
   岐先のマイクロ命令を選択していた前記マイクロ命令選
   択手段Ｍ以外の前記Ｎ−１個のマイクロ命令選択手段に
   おいて、前記マイクロ命令選択手段Ｍの出力であるＮ−
   １個の分岐先マイクロ命令アドレスを保持していた前記
   Ｎ−１個の分岐先マイクロ命令アドレス保持手段を読み
   出しアドレスとしていた前記Ｎ−１個の制御記憶を選択
   し、前記マイクロ命令アドレス選択手段Ｍ以外の前記Ｎ
   −１個のマイクロ命令アドレス選択手段において、前記
   マイクロ命令選択手段Ｍの出力であるＮ−１個の分岐先
   マイクロ命令アドレスを保持していた前記Ｎ−１個の分
   岐先マイクロ命令アドレス保持手段を選択することを特
   徴とする情報処理装置。
5. 【請求項５】前記情報処理装置の代りに、Ｎ方向に条件
   分岐することを特徴とするマイクロプログラムにより制
   御を行う情報処理装置において、 前記Ｎ×Ｎ個の制御記憶の代りに、それぞれにおいて、
   マイクロ命令によって条件分岐が指定されていない場合
   は次のマイクロ命令のアドレスであり、条件分岐が指定
   されている場合は一方向の条件分岐先のアドレスとして
   使われるマイクロ命令のアドレスと、条件分岐が指定さ
   れている場合のその他のＮ−１個の分岐先のマイクロ命
   令のアドレスと、前記情報処理装置を制御する制御情報
   とを含むマイクロ命令を格納しているＮ×Ｎ個の制御記
   憶と、 前記１加算器の出力に代えて、前記マイクロ命令選択手
   段の出力の一部を使用することによって、前記次マイク
   ロ命令アドレス保持手段の代りに、前記マイクロ命令選
   択手段のそれぞれに対応して、マイクロ命令によって条
   件分岐が指定されていない場合は次のマイクロ命令のア
   ドレスであり、条件分岐が指定されている場合は一方向
   の条件分岐先のアドレスとして使われるマイクロ命令の
   アドレスを入力保持するＮ個の次マイクロ命令アドレス
   保持手段とを設けたことを特徴とする請求項４記載の情
   報処理装置。