JPH0589159A - データ処理システム - Google Patents

Abstract

(57)【要約】 【目的】 スカラー演算機構の処理速度は現状のままと
して、ベクトル演算機構の高速処理能力に見合ったスカ
ラー処理能力を実現する。 【構成】 ベクトル演算機構には、スカラー演算機構毎
に対応してスカラー演算機構から送出されるベクトル命
令列を記憶するベクトル命令バッファ４１、４２及びベ
クトルレジスタ群４３、４４と、ベクトル演算器群４９
と、命令実行制御部６３が備えられ、スカラー演算機構
は、ベクトル処理を行なわなければなくなった場合に
は、ベクトル演算のためのパラメータをベクトル演算機
構に送り、ベクトル命令列をベクトル演算機構の前記ス
カラー演算機構に対応するベクトル命令バッファに送出
する。ベクトル演算機構では、命令実行制御回路がベク
トル命令バッファ内のベクトル命令を順次実行し、ベク
トルレジスタ群にセットされたデータに対する所定のベ
クトル演算器を用いた処理等を行なう。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ベクトル計算を高速処
理するベクトル演算機構とスカラー計算を処理するスカ
ラー演算機構とを有するデータ処理システムに関するも
のである。

【０００２】

【従来の技術】連立偏微分方程式などで記述される科学
技術計算を電子計算装置により数値計算で解く場合、計
算装置内部では連立一次方程式を解く問題に帰着される
ことが多く、行列またはベクトルの計算を行なうことが
多い。このため、技術計算専用処理装置ではベクトルの
計算を高速に処理する機構を用意し、技術計算の高速処
理を図っている。

【０００３】このベクトル計算を高速に処理する機構
は、従来、大きく分けて２通りの処理方式に分類するこ
とができる。１つは演算パイプライン方式であり、演算
器の出力が装置に固有のクロックピッチに得られるよう
に構成し、連続的に処理する方式である。他の１つは並
列処理方式であり、演算器を複数個（多数個）並べて、
互いに独立なベクトル要素を並列に処理する方式であ
る。

【０００４】演算パイプライン方式では、クロックピッ
チを細かくすることにより高速化を図ることができる
が、このクロックピッチは使用する回路素子の速度に依
存する所が大きい。並列方式では演算器の数を増すこと
により高速化を図ることができるが、この数は、装置全
体の物理的大きさによる制限から、回路素子の実装密度
に依存して上限が抑えられる。しかし、近年のハードウ
ェア技術の進歩により、上述の回路素子の速度および回
路素子の実装密度は著しく向上し、上述のクロックピッ
チの改善度も高く、また並列に接続できる演算器の数も
増大している。

【０００５】一方、技術計算の問題は、前述のように連
立一次方程式となり、行列あるいはベクトル計算に帰着
するものが多いが、ある技術計算の問題を解くプログラ
ムのすべてが行列あるいはベクトルの計算で占められる
訳ではなく、例えば連立一次方程式の係数行列を求めて
行く過程など、必ずしも行列あるいはベクトルの計算に
ならない部分がある。以下では行列あるいはベクトルの
計算を簡単のためにベクトル計算と呼び、その計算を高
速に処理する機構での処理をベクトル処理と呼ぶことに
する。技術計算プログラムは、ベクトル処理できる部分
と、そうでない部分があり、その割合は技術計算の問題
そのものに依存する面と、プログラムの書き方に依存す
る面とがある。ベクトル処理できない部分の処理は、汎
用処理装置で処理される場合と同じく逐次処理されねば
ならない。このような処理をスカラー処理と呼ぶことに
する。

【０００６】ところで、従来のベクトル計算の高速処理
を図る技術計算専用装置は、ベクトル計算を行なうベク
トル演算機構とスカラー計算を行なうスカラー演算機構
とが同一のものであるか、あるいは互いに独立したベク
トル演算機構とスカラー演算機構とが１つずつある構成
となっている。しかし、前述のように、最近の並列処理
技術およびパイプライン処理技術の進歩によるベクトル
処理速度の向上は著しく、逐次計算によるスカラー処理
との差が拡大しつつあり、ベクトル処理ではスカラー処
理の１０〜１００倍程度の処理能力をも可能となってき
た。このために、スカラー処理の処理速度が次第に重要
になりつつある。例えば、ある技術計算の９０％の部分
がベクトル処理でき、その部分がスカラー処理の１００
倍の速度で処理されたとしても、１０％の部分がスカラ
ー処理のままであれば、その技術の処理は、全部をスカ
ラー処理した場合に比し、高々１０倍になったに過ぎな
い。

【０００７】これを解決するには、スカラー演算機構の
処理速度を高める必要があるが、スカラー処理は基本的
には逐次処理であるため、その処理速度を向上させるに
は限度があり、技術的に困難な問題も多い。

【０００８】

【発明が解決しようとする課題】本発明の目的は、スカ
ラー演算機構の処理速度は現状のままとして、ベクトル
演算機構の高速処理能力に見合ったスカラー処理能力を
実現することにある。

【０００９】

【課題を解決するための手段】前述のように、ある技術
計算の問題を解くプログラムのすべてが行列あるいはベ
クトルの計算で占められている訳ではないため、ベクト
ル計算機構が常時動作中ということはまずなく、現実に
は空時間が多く発生する。そこで、本発明は１つのベク
トル演算機構に対してスカラー演算機構を複数個用意
し、各スカラー演算機構でベクトル演算機構を共用する
ことにより、ベクトル演算機構の高速処理能力に見合っ
たスカラー処理能力を実現するものである。そして、そ
のために、ベクトル演算機構には、スカラー演算機構の
各々に対応したベクトル命令バッファと、前記スカラー
演算機構の各々に対応したベクトルレジスタ群と、ベク
トル演算器群と、ベクトル命令の実行を制御する命令実
行制御回路を設けている。

【００１０】

【作用】スカラー演算機構は、ベクトル処理を行なわな
ければなくなった場合には、ベクトル演算のためのパラ
メータをベクトル演算機構に送り、ベクトル命令列をベ
クトル演算機構の前記スカラー演算機構に対応するベク
トル命令バッファに送出する。ベクトル演算機構では、
命令実行制御回路がベクトル命令バッファ内のベクトル
命令を順次実行し、主記憶装置からデータを読み出し前
記スカラー演算機構に対応する所定のベクトルレジスタ
にセットしたり、ベクトルレジスタ内のデータに所定の
ベクトル演算器により演算を施してベクトルレジスタに
セットしたり、ベクトルレジスタ内のデータを主記憶装
置に格納したりする処理を行なう。

【００１１】

【実施例】図１は、本発明を適用した科学技術計算専用
処理装置のブロック図を示す。本処理装置は、主記憶装
置１、記憶制御装置２、それぞれスカラー演算機構とし
てのスカラー処理装置３と４、ベクトル演算機構として
のベクトル処理装置５より構成される。スカラー処理装
置３と４は多重処理構成となっていて、ベクトル処理装
置５の高速処理能力に見合ったスカラー処理能力を実現
するようになっている。スカラー処理装置３と４はそれ
ぞれ独立のタスクを処理するが、その途中でベクトル処
理を行なわなければなくなった場合には、それをベクト
ル処理装置５に任せるようになっている。

【００１２】記憶制御装置２とスカラー処理装置３，
４、ベクトル処理装置５との間には、それぞれアドレス
を転送するための信号線６，７，８、書込みデータある
いは読出しデータを転送するための信号線９，１０，１
１が接続されている。スカラー処理装置３，４あるいは
ベクトル処理装置５がその処理の途中で主記憶装置１に
対するアクセスが必要になると、それぞれ記憶制御装置
２にアクセス要求を出す。記憶制御装置２は所定の優先
順位に従って１つのアクセス要求を受付け、その処理装
置と主記憶装置１との間の通信路を確立する。そして主
記憶装置１は、アクセス要求が書込みの場合には与えら
れたアドレスに与えられたデータを書込む。またアクセ
ス要求が読出しの場合には、与えられたアドレスからデ
ータを読出す。

【００１３】さて、スカラー処理装置３，４は、それぞ
れバッファ記憶装置２１，３１、浮動小数点レジスタ２
２，３２汎用レジスタ２３，３３、ワークレジスタ２
４，３４、シフタ２５，３５、乗除算器２６，３６、加
減算器２７，３７、命令レジスタ２８，３８、アドレス
加算器２９，３９、アドレスレジスタ３０，４０などか
らなる。このような構成のスカラー処理装置３，４は、
この分野でよく知られたものであり、これ以上の詳細な
説明は省略する。

【００１４】一方、ベクトル処理装置５は、図２に詳細
を示すように、スカラー処理装置３と４に対応して設け
られたベクトル命令バッファ４１，４２、ベクトルレジ
スタ群４３，４４、ベクトルアドレスレジスタ群４５，
４６、インクリメントレジスタ群４７，４８やスカラー
処理装置３と４に共通に設けられたベクトル演算器群４
９、アドレス加算器群５０などから成る。

【００１５】ベクトルレジスタ群４３，４４は、４３に
ついてだけ詳細に示してあるが、それぞれ１６個のベク
トルレジスタＶＲ０〜ＶＲ１５から構成され、各ベクト
ルレジスタは６４個のベクトル要素が格納できるように
なっている。またベクトルアドレスレジスタ群４５，４
６は、４５についてだけ詳細に示してあるが、それぞれ
１６個のベクトルアドレスレジスタＶＡＲ０〜ＶＡＲ１
５から構成される。またインクレメントレジスタ群４
７，４８は、４７についてだけ詳細に示してあるが、そ
れぞれ１６個のインクレメントレジスタＩＮＲ０〜ＩＮ
Ｒ１５から構成される。またベクトル演算器群４９は、
８個の演算器ＡＬ０〜ＡＬ７から構成され、それぞれの
演算器は、加算器や乗算器や除算器などのような演算機
能を有するものである。またアドレス加算器群５０は、
１６個の加算器ＡＡ０〜ＡＡ１５から構成される。

【００１６】前記したように、スカラー処理装置３と４
とは多重動作を行ない、従来の多重処理装置システムの
ように主記憶装置１を共有して動作する。先ずスカラー
処理装置３で次のプログラムが実行される場合を考えて
みる。

【００１７】ＤＯ １０ Ｉ＝１，１００ １０ Ａ（Ｉ）＝Ｂ（Ｉ）＋Ｃ（Ｉ） これは機械語では以下のように１つのＬＩＮ（Ｌｏａｄ
Ｉｎｃｌｅｍｅｎｔ）命令と３つのＬＭＡ（Ｌｏａｄ
Ｍｕｌｔｉｐｌｅ Ａｄｄｒｅｓｓ）命令と１つのＥ
ＸＶＰ（Ｅｘｅｃｕｔｅ Ｖｅｃｔｏｒ Ｐｒｏｃｅｓ
ｓｏｒ）命令に展開され、スカラー処理装置３でそれぞ
れ実行される。

【００１８】ＬＩＮ ＩＮＲ０，ＩＮＲ２，ＩＮＲ４：
インクレメントレジスタＩＮＲ０，ＩＮＲ２，ＩＮＲ４
にそれぞれ定数をセットすることを指令。 ＬＭＡ ＶＡＲ０：行列Ａの先頭アドレスをベクトルア
ドレスレジスタＶＡＲ０にセットすることを指令。 ＬＭＡ ＶＡＲ２：行列Ｂの先頭アドレスをベクトルア
ドレスレジスタＶＡＲ２にセットすることを指令。 ＬＭＡ ＶＡＲ４：行列Ｃの先頭アドレスをベクトルア
ドレスレジスタＶＡＲ４にセットすることを指令。 ＥＸＶＰ Ｘ：主記憶装置１のアドレスＸからベクトル
命令列を読出してそれをベクトル処理装置５に送出する
とともにベクトル処理装置５を起動することを指令。

【００１９】上記により、行列Ａ，Ｂ，Ｃに関するアド
レス制御データがベクトル処理装置５内のベクトルアド
レスレジスタ群４５とインクレメントレジスタ群４７の
中にセットされ、またベクトル命令列の読出しが行なわ
れる。このベクトル命令列は、以下のように、２つのＬ
ＶＲ（Ｌｏａｄ Ｖｅｃｔｏｒ Ｒｅｇｉｓｔｅｒ）命
令と１つのＶＥＡ（Ｖｅｃｔｏｒ Ｅｌｅｍｅｎｔｗｉ
ｓｅ Ａｄｄ）命令と１つのＳＴＶＲ（Ｓｔｏｒｅ Ｖ
ｅｃｔｏｒ Ｒｅｇｉｓｔｅｒ）命令とからなってい
る。

【００２０】ＬＶＲ ＶＲ２，ＶＡＲ２，ＩＮＲ２：ベ
クトルアドレスレジスタＶＡＲ２とインクレメントレジ
スタＩＮＲ２にそれぞれセットされた行列Ｂの先頭アド
レスと定数とに基づいて主記憶装置１のアドレスを作成
し、そこから行列Ｂのデータを読出し、それをベクトル
レジスタＶＲ２にセットすることを指令。 なお、前記定数はアドレスの増分値として使用されるも
のであり、以下同様とする。 ＬＶＲ ＶＲ４，ＶＡＲ４，ＩＮＲ４：ベクトルアドレ
スレジスタＶＡＲ４とインクレメントレジスタＩＮＲ４
にそれぞれセットされた行列Ｃの先頭アドレスと定数と
に基づいて主記憶装置１のアドレスを作成し、そこから
行列Ｃのデータを読出し、それをベクトルレジスタＶＲ
４にセットすることを指令。 ＶＥＡ ＶＲ６，ＶＲ２，ＶＲ４：ベクトルレジスタＶ
Ｒ２とＶＲ４からそれぞれ行列ＢとＣを読出し、両者の
加算を行なって結果をベクトルレジスタＶＲ６にセット
することを指令。 ＳＴＶＲ ＶＲ６，ＶＡＲ０，ＩＮＲ０：ベクトルレジ
スタＶＲ６からデータを読出し、それをベクトルアドレ
スレジスタＶＡＲ０とインクレメントレジスタＩＮＲ０
にそれぞれセットされた行列Ａの先頭アドレスと定数に
基づいて作成した主記憶装置１のアドレスに書込むこと
を指令。 これらベクトル命令はそれぞれ命令レジスタ２８、信号
線５１を介してベクトル処理装置５のベクトル命令バッ
ファ４１に送出される。このベクトル命令バッファ４１
はファーストインファーストアウト（ＦＩＦＯ）形式の
ものである。

【００２１】またこの時、スカラー処理装置４において
次のプログラムが実行されるとする。

【００２２】ＤＯ １０ Ｉ＝１，１００ １０ Ｄ（Ｉ）＝Ｅ（Ｉ）＊Ｆ（Ｉ） これは前と同様、機械語では、以下のように１つのＬＩ
Ｎ（Ｌｏａｄ Ｉｎｃｌｅｍｅｎｔ）命令と３つのＬＭ
Ａ（Ｌｏｏｄ Ｍｕｌｔｉｐｌｅ Ａｄｄｒｅｓｓ）命
令と１つのＥＸＶＰ（Ｅｘｅｃｕｔｅ Ｖｅｃｔｏｒ
Ｐｒｏｃｅｓｓｏｒ）命令に展開され、スカラー処理装
置４でそれぞれ実行される。

【００２３】ＬＩＮ ＩＮＲ１，ＩＮＲ３，ＩＮＲ５：
インクレメントレジスタＩＮＲ１，ＩＮＲ３，ＩＮＲ５
にそれぞれ定数をセットすることを指令。 ＬＭＡ ＶＡＲ１：行列Ｄの先頭アドレスをベクトルア
ドレスレジスタＶＡＲ１にセットすることを指令。 ＬＭＡ ＶＡＲ３：行列Ｅの先頭アドレスをベクトルア
ドレスレジスタＶＡＲ３にセットすることを指令。 ＬＭＡ ＶＡＲ５：行列Ｆの先頭アドレスをベクトルア
ドレスレジスタＶＡＲ５にセットすることを指令。 ＥＸＶＰ Ｙ：主記憶装置１のアドレスＹからベクトル
命令列を読出してそれをベクトル処理装置５に送出する
とともにベクトル処理装置５を起動することを指令。

【００２４】上記により、行列Ｄ，Ｅ，Ｆに関するアド
レス制御データがベクトル処理装置５内のベクトルアド
レスレジスタ群４６とインクレメントレジスタ群４８の
中にセットされ、またベクトル命令列の読出しが行なわ
れる。このベクトル命令列は、以下のように、２つのＬ
ＶＲ（Ｌｏｏｄ Ｖｅｃｔｅｒ Ｒｅｇｉｓｔｅｒ）命
令と１つのＶＥＭ（Ｖｅｃｔｏｒ Ｅｌｅｍｅｎｔｗｉ
ｓｅ Ｍｕｌｔｉｐｌｙ）命令と１つのＳＴＶＲ（Ｓｔ
ｏｒｅ Ｖｅｃｔｏｒ Ｒｅｇｉｓｔｅｒ）命令とから
なっている。

【００２５】ＬＶＲ ＶＲ３，ＶＡＲ３，ＩＮＲ３：ベ
クトルアドレスレジスタＶＡＲ３とインクレメントレジ
スタＩＮＲ３にそれぞれセットされた行列Ｅの先頭アド
レスと定数とに基づいて主記憶装置１のアドレスを作成
し、そこから行列Ｅのデータを読出し、それをベクトル
レジスタＶＲ３にセットすることを指令。 ＬＶＲ ＶＲ５，ＶＡＲ５，ＩＮＲ５：ベクトルアドレ
スレジスタＶＡＲ５とインクレメントレジスタＩＮＲ５
にそれぞれセットされた行列Ｆの先頭アドレスと定数と
に基づいて主記憶装置１のアドレスを作成し、そこから
行列Ｆのデータを読出し、それをベクトルレジスタＶＲ
５にセットすることを指令。 ＶＥＭ ＶＲ７，ＶＲ３，ＶＲ５：ベクトルレジスタＶ
Ｒ３とＶＲ５からそれぞれ行列ＥとＦを読出し、両者の
乗算を行なって結果をベクトルレジスタＶＲ７にセット
することを指令。 ＳＴＶＲ ＶＲ７，ＶＡＲ１，ＩＮＲ１：ベクトルレジ
スタＶＲ７からデータを読出し、それをベクトルアドレ
スレジスタＶＡＲ１とインクレメントレジスタＩＮＲ１
にそれぞれセットされた行列Ｄの先頭アドレスと定数に
基づいて作成した主記憶装置１のアドレスに書込むこと
を指令。 これらベクトル命令はそれぞれ命令レジスタ３８、信号
線５２を介してベクトル処理装置５のベクトル命令バッ
ファ４２に送出される。このベクトル命令バッファ４２
もＦＩＦＯ形式である。

【００２６】次にベクトル処理装置５の動作を説明す
る。上記のようにしてベクトル命令が入力されたベクト
ル命令バッファ４１，４２に対し、命令実行判定回路５
３は、交互にその先頭取出し位置から１つのベクトル命
令を取出し、それが実行可能かどうかを判定する。すな
わち、ベクトルレジスタ群４３，４４、ベクトルアドレ
スレジスタ群４５，４６、インクレメントレジスタ群４
７，４８、ベクトル演算器群４９、アドレス加算器群５
０には、それぞれ個々のレジスタや演算器や加算器が使
用中であるかどうかを表示する表示子群を備えた表示回
路５４〜６１が設けられている。

【００２７】命令実行判定回路５３は、これら表示回路
５４〜６１を参照することにより、取出したベクトル命
令で指定されたレジスタやそのベクトル命令で指定され
た演算を行なうための演算器、さらに加算器が空いてい
るかどうかを調べ、必要なものが全て空いていることを
検出すると、そのベクトル命令は実行可能であると判定
する。そしてその場合には、そのベクトル命令で使用す
るレジスタ、演算器、加算器に対応する表示回路の表示
子を、それらが使用中を表示するようにセットし、その
ベクトル命令をＦＩＦＯ形式の命令スタック６２に送出
する。また必要なものが空いていないことを検出する
と、そのベクトル命令は実行不可能と判定し、そのベク
トル命令を送出元のベクトル命令バッファ４１あるいは
４２の先頭取出し位置に戻す。命令実行判定回路５３
は、１つのベクトル命令についての実行可否判定を終え
ると、新たなベクトル命令をベクトル命令バッファ４１
あるいは４２から取出し、前と同様の動作を行なう。こ
のようにして命令スタツク６２には、ベクトル命令バッ
ファ４１と４２から取出された実行可能なベクトル命令
が混在する形でスタックされる。

【００２８】図３は、命令実行判定回路５３から命令ス
タック６２に送出されるベクトル命令のフォーマットを
示している。図において、ＯＰは演算の種類を表わすオ
ペレーションコード、ＶＲＮ１〜３はベクトルレジスタ
を指定するベクトルレジスタ指定部、ＶＡＲＮはベクト
ルアドレスレジスタを指定するベクトルアドレスレジス
タ指定部、ＩＮＲＮはインクレメントレジスタを指定す
るインクレメントレジスタ指定部である。なお、ベクト
ル命令によっては、ベクトルアドレスレジスタ等を使用
しないもの（例えば前記ＶＥＡ命令）があり、その場合
には、該当の指定部は存在しない。以下、説明の都合
上、特に説明のない限り、ＶＲＮ１〜３は全て存在する
ものとして扱う。

【００２９】さて、ＯＰ，ＶＲＮ１〜３，ＶＡＲＮ，Ｉ
ＮＲＮはベクトル命令バッファ４１あるいは４２から送
出されたものをそのまま出力したものである。ＡＬＮと
ＡＡＮは、共に命令実行判定回路５３で新たに付加され
たもので、この回路で新たにセットした表示子に対応す
る演算器を指定する演算器指定部、アドレス加算器指定
部である。ＳＮは、そのベクトル命令がいずれのベクト
ル命令バッファ、すなわちいずれのスカラー処理装置か
ら送出されたものであるかを表示するスカラー指定部
で、これも命令実行判定回路５３で新たに付加されたも
のである。

【００３０】命令スタック６２の中のベクトル命令は、
１つずつ命令実行制御回路６３へ送出される。命令実行
制御回路６３へ送出されたベクトル命令は、その実行に
必要なハードウエアリソースが全てリザーブされている
ので、待つことなくすぐ実行される。すなわち命令実行
制御回路６３は、実行すべきベクトル命令がＬＶＲ命令
やＳＴＶＲ命令の場合には、ＯＰ，ＶＲＮ１〜３のうち
のいずれか（ＬＶＲ命令やＳＴＶＲ命令では１つのベク
トルレジスタだけが使用され、ここではそれをＶＲＮ１
で指定するものとする）及びＳＮを接続パス選択回路６
４に送出し、またＶＡＲＮ，ＩＮＲＮ，ＡＡＮ及びＳＮ
を接続パス選択回路６５に送出する。接続パス選択回路
６４は、ＳＮで指定されたスカラー処理装置側のベクト
ルレジスタ群の中のＶＲＮ１によって指定されるベクト
ルレジスタと信号線１１との間の接続パスを選択し、そ
れを活性化する。一方、接続パス選択回路６５は、ＡＡ
Ｎにより指定されるアドレス加算器群５０の中の１つの
加算器と、ＳＮで指定されたスカラー処理装置側のベク
トルアドレスレジスタ群、インクレメントレジスタ群の
中のそれぞれＶＡＲＮ，ＩＮＲＮにより指定される１つ
のベクトルアドレスレジスタ、インクレメントレジスタ
との間の接続パスを選択し、それを活性化する。この後
命令実行制御回路６３は、アドレス演算器群５０の中の
ＡＡＮにより指定される１つの加算器に起動をかけ、記
憶制御装置２との間の信号線８にアドレスを出力させ
る。このようにして、主記憶装置１から記憶制御装置２
と信号線１１を介して１つのベクトルレジスタにデータ
が読出されたり、あるいはその逆方向へデータが転送さ
れる。

【００３１】また命令実行制御回路６３は、実行すべき
ベクトル命令がＶＥＡ命令やＶＥＭ命令の場合には、Ｏ
Ｐ，ＶＲＮ１〜３，ＡＬＮ及びＳＮを接続パス選択回路
６４に送出する。接続パス選択回路６４は、ＳＮで指定
されたスカラー処理装置側のベクトルレジスタ群の中の
ＶＲＮ１〜３によって指定される３つのベクトルレジス
タと、ベクトル演算器群４９の中のＡＬＮによって指定
される１つの演算器との間の接続パスを選択し、それを
活性化する。この後命令実行制御回路６３は、ベクトル
演算器群４９の中のＡＬＮにより指定される１つの演算
器に起動をかけ、所望のベクトルレジスタに演算結果を
格納させる。

【００３２】接続パス選択回路６４と６５は、それぞれ
同時に複数の接続パスを活性化できる。これによって命
令実行制御回路６３は、命令スタック６２から与えられ
たベクトル命令の実行を次々と開始し、複数のベクトル
命令が同時に実行される。

【００３３】以上により、スカラー処理装置３から発行
された前述のＬＶＲ ＶＲ２ ＶＡＲ２ ＩＮＲ２，Ｌ
ＶＲ ＶＲ４ ＶＡＲ４ ＩＮＲ４なる各命令と、スカ
ラー処理装置４から発行された前述のＬＶＲ ＶＲ３
ＶＡＲ３ ＩＮＲ３，ＬＶＲＶＲ５ ＶＡＲ５ ＩＮＲ
５なる各命令は、互いに異なる群の中のベクトルレジス
タ、ベクトルアドレスレジスタ、インクレメントレジス
タを使うものであるから、アドレス加算器群５０の中の
加算器が空いていさえすれば全て同時に実行することが
できる。また同様にしてＶＥＡ ＶＲ６ ＶＲ２ ＶＲ
４，ＶＥＭ ＶＲ７ ＶＲ３ＶＲ５なる両命令も、互い
に異なるベクトルレジスタ、演算器を使うものであるか
ら同時に実行することができる。

【００３４】図４〜図７は、それぞれ前記命令実行判定
回路５３の中に設けられた回路を示す。以下それぞれ説
明する。なお図４〜図７において、太い線と細い線が使
い分けられているが、前者は複数ビット線、後者は１ビ
ット線を示す。また太い線に接続されたアンド回路、オ
ア回路は、それぞれ複数のアンドゲート、オアゲートか
ら成るものとする。

【００３５】図４は、ベクトル命令バッファ４１と４２
からのベクトル命令を選択的に取出すためのバッファ選
択回路７０を示す図である。図４において、７１は信号
線７６と７７に対しそれぞれ“１”と“０”、あるいは
“０”と“１”の組合せの信号を出力する選択信号発生
回路、７３はオア回路である。また選択信号発生回路７
１の中において、１０１と１０２はそれぞれ信号線５
１，５２を介して与えられる信号をデコードし、それが
ベクトル処理装置５の起動を示していたら出力を発生す
るデコーダ、Ｆ１とＦ２はそれぞれスカラー処理装置
３，４に対応して設けられたフリップフロップ、Ｆ３は
Ｔ端子に信号が入力される毎に内部状態が反転するトリ
ガラブルフリップフロップ、Ａ１０１とＡ１０２はその
出力端子がそれぞれ信号線７６，７７に接続されたアン
ドゲート、ＯＲ１０１，ＯＲ１０２及びＯＲ１０３はオ
アゲートである。トリガラブルフリップフロップＦ３の
Ｔ端子には、１つのベクトル命令の実行可否判定が終る
毎に信号が与えられるようになっている。

【００３６】このバッファ選択回路７０の動作は次の通
りである。今、スカラー処理装置３から前記起動信号が
与えられると、ベクトル処理装置５の動作を開始させる
ための信号ＳＴＡＲＴがオアゲートＯＲ１０３から出力
されるとともに、フリップフロップＦ１がセットされ
る。そして、トリガラブルフリップフロップＦ３がセッ
トされているかあるいはフリップフロップＦ２がリセッ
トされていることを条件にアンドゲートＡ１０１がオン
となり、信号線７６と７７にはそれぞれ“１”と“０”
が出力される。これによってベクトル命令バッファ４１
に信号線７６を介して“１”が送出され、処理すべきベ
クトル命令はベクトル命令バッファ４１から取出される
よう制御される。

【００３７】スカラー処理装置４から前記起動信号が与
えられない限り、前記の状態が続き、ベクトル命令が連
続的にベクトル命令バッファ４１から取出される。ここ
で、スカラー処理装置４から起動信号が与えられると、
フリップフロップＦ２がセットされる。これにより、ア
ンドゲートＡ１０１がオンとなるのはトリガラブルフリ
ップフロップＦ３がセットされている時のみとなり、そ
れがリセットされている時はアンドゲートＡ１０２がオ
ンとなる。アンドゲートＡ１０２がオンとなった時に
は、ベクトル命令バッファ４２に信号線７７を介して
“１”が送出され、処理すべきベクトル命令はベクトル
命令バッファ４２から取出されるように制御される。こ
のようにして、スカラー処理装置３と４の両方から起動
信号が与えられた後は、ベクトル命令バッファ４１と４
２は交互に選択されるようになっている。

【００３８】ベクトル命令バッファ４１あるいは４２か
ら取出されたベクトル命令は、オア回路７３を介して信
号線７５に出力される。信号線７２に現われるベクトル
命令は、ベクトル命令バッファに格納されていた時と同
じフォーマットであり、これは図３におけるＯＰ，ＶＲ
Ｎ１〜３，ＶＡＲＮ，ＩＮＲＮから成る。また信号線７
６に現われる信号は、図３におけるＳＮとなる。この場
合のＳＮは“１”，“０”の時それぞれスカラー処理装
置３，４を指定する。

【００３９】次に図５は、ベクトル命令のＶＲＮ１，２
あるいは３によって指定されたベクトルレジスタが空い
ているかどうかを検出し、空いていたらそれを選択する
ためのベクトルレジスタ選択回路８０を示す図である。
このベクトルレジスタ選択回路８０は、ＶＲＮ１，２，
３の各々に対応して１個ずつ設けられている。ここでは
ＶＲＮ１に対応したベクトルレジスタ選択回路について
説明する。図において、８１と８２は、図４の信号線７
６に出力されたＳＮが入力されるアンド回路、８３はオ
ア回路である。この場合のアンド回路、オア回路は両方
向に信号を伝える機能を持つように構成されているもの
とする。Ａ０〜Ａ３１はそれぞれアンドゲート、ＯＲ１
はオアゲートである。アンドゲートＡ０〜Ａ１５の入力
側に付けられた〇印は、入力信号を反転して取込むこと
を表わし、以下の図でも同様とする。８４は図４の信号
線７５に出力されたＶＲＮ１をデコードしてアンドゲー
トＡ０〜Ａ１５のいずれかに“１”を出力するデコーダ
である。

【００４０】図５の回路によれば、ＳＮが“１”，
“０”の時、それぞれ表示回路５４，５５の表示子群の
出力がオア回路８３から出力される。ＶＲＮ１で指定さ
れたベクトルレジスタに対応する表示子がセットされて
いない（対応のベクトルレジスタが空いている）時、信
号線８５に信号が出力される。なお、この状態で信号Ｓ
０が与えられると、表示回路５４あるいは５５の中の選
択されたベクトルレジスタに対応する表示子が、アンド
ゲートＡ１６〜Ａ３１のうちの対応するものを介してセ
ットされる。

【００４１】ベクトル命令によって指定されたベクトル
アドレスレジスタが空いているかどうかを検出し、空い
ていたらそれを選択するためのベクトルアドレスレジス
タ選択回路や、ベクトル命令によって指定されたインク
レメントレジスタが空いているかどうかを検出し、空い
ていたらそれを選択するためのインクレメントレジスタ
選択回路は、図５と類似したものとなっている。すなわ
ち、これらは表示回路５４の部分に表示回路５６や５
８、表示回路５５の部分に表示回路５７や５９が設けら
れ、デコーダ７４がＶＡＲＮやＩＮＲをデコードするよ
うになっていて、他の部分は同じである。

【００４２】図６は、ベクトル命令のＯＰによって指定
された演算を行なうための演算器が空いているかどうか
を検出し、空いていたらそれを選択するための演算器選
択回路９０を示す図である。図において、Ａ３２〜Ａ４
７はアンドゲート、ＯＲ２はオアゲート、９１は信号線
７５に出力されたＯＰをデコードするデコーダ、９２は
アンドゲートＡ３２〜Ａ３９のいずれかに出力された信
号に基づいてＡＬＮを発生するエンコーダである。ここ
で注意したいのは、デコーダ９１の出力信号のあるもの
は、複数のアンドゲートに接続されていて、さらにこれ
らアンドゲートが“１”を出力するのに優先順位を持つ
ように接続されている点である。これは、同種の演算を
行なうための演算器が複数用意されており、これらが所
定の優先順位に従って割当てられることを意味するもの
である。図では、アンドゲートＡ３２〜Ａ３４の部分が
これに該当し、アンドゲートＡ３２が最も優先順位が高
く、アンドゲートＡ３４が最も低い。

【００４３】図６の回路によれば、ＯＰで指定された種
類の演算を行なうための演算器（これが複数存在する場
合には、優先順位の高い演算器）に対応する表示回路６
０の中の表示子がセットされていない時信号線９３に信
号が出力され、また信号線９４にはＡＬＮが出力され
る。なお、この状態で信号Ｓ０が与えられると、表示回
路６０の中の選択された演算器に対応する表示子が、ア
ンドゲートＡ４０〜Ａ４７のうちの対応するものを介し
てセットされる。

【００４４】次に図７は、アドレス加算器群５０の中か
ら空いている１つの加算器を選択するための加算器選択
回路１００を示す図である。図において、Ｎはインバー
タ、Ａ５１〜Ａ８１はアンドゲート、ＯＲ３はオアゲー
ト、１０１はインバータＮ、アンドゲートＡ５１〜Ａ６
５のいずれかに出力された信号に基づいてＡＡＮを発生
するエンコーダである。ここで注意したいのは、インバ
ータＮ、アンドゲートＡ５１〜Ａ６５が“１”を出力す
るのに優先順位を持つように接続されている点である。
これは、各加算器が所定の優先順位に従って割当てられ
ることを意味する。図では、一番左側のインバータＮが
最も優先順位が高く、右側にいく程低くなっている。

【００４５】図７の回路によれば、加算器が１つでも空
いていれば信号線１０２に信号が出力され、選択された
加算器に対応するＡＡＮが信号線１０３に出力される。
なお、この状態で信号Ｓ０が与えられると、表示回路６
１の中の選択された加算器に対応する表示子が、アンド
ゲートＡ６６〜Ａ８１のうちの対応するものを介してセ
ットされる。

【００４６】命令実行判定回路５３は、ベクトルレジス
タ選択回路、ベクトルアドレスレジスタ選択回路、イン
クレメントレジスタ選択回路、演算器選択回路、加算器
選択回路の中のそれぞれオアゲートＯＲ１，ＯＲ２，Ｏ
Ｒ３から“１”が出力された時、ベクトル命令は実行可
能と判定する。この場合、信号線７５，７６，９４，１
０３から得られている信号で図３のフォーマットのベク
トル命令を作成し、それを命令スタック６２に送出す
る。そしてその後、信号Ｓ０を発生することによって、
表示回路５４〜６１の中の所定の表示子をセットし、さ
らにその後ベクトル命令バッファ４１あるいは４２から
の新たなベクトル命令の取込みを行なう。

【００４７】図８は、接続パス制御回路６４をより詳し
く説明するための図である。図において、ベクトルレジ
スタ群４３と４４の中の全てのベクトルレジスタとベク
トル演算器群４９の中の全ての演算器と信号線１１との
間にはそれぞれ接続パスＬＮが設けられている。１１１
〜１１３は、それぞれ命令実行制御回路６３から与えら
れたＶＲＮ１，ＡＬＮとＳＮ，ＶＲＮ２，ＡＬＮとＳ
Ｎ，ＶＲＮ３，ＡＬＮとＳＮをデコードし、それぞれ１
つの接続パスＬＮを活性化するための信号を発生するデ
コーダである。１１４は命令実行制御回路６３から与え
られたＯＰをデコードし、デコーダ１１１〜１１３のう
ちの必要なものを作動状態にするための信号を発生する
デコーダである。

【００４８】図９は、接続パス制御回路６５をより詳し
く説明するための図である。図において、ベクトルアド
レスレジスタ群４５と４６の中の全てのベクトルアドレ
スレジスタとインクレメントレジスタ群４７と４８の中
の全てのインクレメントレジスタとアドレス加算器群５
０の中の全ての加算器との間にはそれぞれ接続パスＬＮ
が設けられている。１２１，１２２は、それぞれ命令実
行制御回路６３から与えられたＶＡＲＮ，ＡＡＮとＳ
Ｎ，ＩＮＲ，ＡＡＮとＳＮをデコードし、それぞれベク
トルアドレスレジスタと加算器との間、インクレメント
レジスタと加算器との間の１つの接続パスＬＮを活性化
するための信号を発生するデコーダである。

【００４９】以上、本発明の一実施例について説明した
が、本発明は上記実施例に限ることなく種々の変形が可
能である。例えばスカラー処理装置の数、ベクトルレジ
スタ群４３と４４の中のベクトルレジスタの数、１つの
ベクトルレジスタに格納されるベクトル要素の数、ベク
トルアドレスレジスタ４５と４６の中のベクトルアドレ
スレジスタの数、インクレメントレジスタ群４７と４８
の中のインクレメントレジスタの数、ベクトル演算器群
４９の中の演算器の数、アドレス加算器群５０の加算器
の数等はそれぞれ種々変えることができる。

【００５０】また、図４のバッファ選択回路７０は、ス
カラー処理装置３と４の両方から起動信号が与えられた
後は、ベクトル命令バッファ４１，４２から交互に１つ
ずつベクトル命令を取出すようになっているが、この取
出し方法はこれに限定されない。例えば、ある期間にお
いてはいずれか一方のベクトル命令バッファのみからベ
クトル命令を取出すようにしてもよいし、またベクトル
命令バッファが３個以上ある場合には、所定の優先順位
に従って取出すようにしてもよい。

【００５１】図１０は、ある期間において一方のベクト
ル命令バッファのみからベクトル命令を取出す場合にお
ける図４の選択信号発生回路７１の例を示すものであ
る。図において、２０１と２０２はそれぞれスカラー処
理装置３，４から信号線５１，５２を介して与えられる
信号をデコードし、それがベクトル処理装置５の起動を
示していたら出力を発生するデコーダ、Ａ２０１とＡ２
０２はアンドゲート、Ｆ１１とＦ１２はそれぞれスカラ
ー処理装置３，４に対応して設けられたフリップフロッ
プ、ＯＲ２００はオアゲートである。フリップフロップ
Ｆ１１，Ｆ１２の“１”出力端子には信号線７６，７７
が接続されている。なお図１０において、太い線、細い
線については図４〜図７の場合と同じである。

【００５２】今、スカラー処理装置３から前記起動信号
が与えられると、ベクトル処理装置５の動作を開始する
ための信号ＳＴＡＲＴがオアゲートＯＲ２００から出力
されるとともに、フリップフロップＦ１２がリセットさ
れていることを条件にアンドゲートＡ２０１がオンとな
ってフリップフロップＦ１１がセットされる。これによ
って信号線７６を介して命令バッファ４１に“１”が送
出され、処理すべきベクトル命令はベクトル命令バッフ
ァ４１から取出されるよう制御される。以後、スカラー
処理装置４から前記起動信号が与えられても、フリップ
フロップＦ１１がセットされているからアンドゲートＡ
２０２はオンとならず、またフリップフロップＦ１２も
セットされない。従ってベクトル命令は連続的にベクト
ル命令バッファ４１から取出される。信号ＳＴＡＲＴに
よって開始されたベクトル命令バッファ４１内の一連の
ベクトル命令列に基づくベクトル処理が終ると、図２の
命令実行制御回路６３から与えられたベクトル処理終了
信号ＥＮＤにより、フリップフロップＦ１１はリセット
される。

【００５３】スカラー処理装置４から前記起動信号が与
えられた場合には、前記と同様にして、ベクトル命令は
ベクトル命令バッファ４２から選択的に取出され、ベク
トル命令バッファ４２内の一連のベクトル命令列に基づ
くベクトル処理が行なわれる。

【００５４】なお図１０の選択信号発生回路は、スカラ
ー処理装置３と４が同時に起動信号を出した場合、フリ
ップフロップＦ１１とＦ１２が同時にセットされてしま
うおそれがある。これを防止する方法としては、スカラ
ー処理装置３と４のそれぞれに、それぞれが信号線５
１，５２に起動信号を送出する時の優先順位を制御する
ための回路を設置する方法、信号線５１と５２の途中に
前記優先順位を制御するための回路を設置する方法、優
先順位を低くしたいスカラー処理装置側のデコーダ２０
１あるいは２０２の出力側に遅延回路を設ける方法等が
ある。

【００５５】また上記実施例では、命令実行判定回路５
３は、実行不可能と判定したベクトル命令を、送出元の
ベクトル命令バッファ４１あるいは４２の先頭取出し位
置に戻すようになっているが、これは、次のようにして
もよい。すなわち、命令実行判定回路５３は、実行不可
能と判定したベクトル命令を保持するとともに、このベ
クトル命令の送出元のベクトル命令バッファからの以後
の取出しを禁止し、他のベクトル命令バッファからの取
出しを連続的に行なうように、図４の選択信号発生回路
７１を制御する。そして適当な時間が経過したら、ある
いは適当な数のベクトル命令の実行可否判定を行なった
ら、保持してあったベクトル命令を再び実行可能かどう
か判定し、実行可能の時は、通常通り、そのベクトル命
令を命令スタック６２に送出するとともに、前記禁止を
解除して、正規の方法によりベクトル命令バッファを選
択するように選択信号発生回路７１を制御する。再び実
行不可能であったら、再びベクトル命令を保持し、前と
同じ動作を繰り返す。

【００５６】また上記実施例では、命令スタック６２が
設けられているが、これの設置により次のような制御が
可能になる。すなわち、命令スタック６２の中に格納し
たベクトル命令が何らかの都合で実行不要となった場
合、それを命令スタック６２の中でキャンセル処理する
ことにより、命令実行制御回路６３で実行されないよう
にすることができる。前記キャンセル処理は、命令スタ
ック６２の中に格納するベクトル命令にその有効性を示
すビットを付加することにより行なうことができる。こ
の場合、命令スタック６２内の全てのベクトル命令につ
いてキャンセル要求があれば、全てのベクトル命令の有
効性ビットをリセットする。またスカラー処理装置、ベ
クトルレジスタ、ベクトルアドレスレジスタ、インクレ
メントレジスタ、演算器あるいは加算器を指定してキャ
ンセル要求があれば、それぞれ指定されたＳＮ，ＶＲＮ
１〜３，ＶＡＲＮ，ＩＮＲ，ＡＬＮ，ＡＡＮを持つベク
トル命令の有効性ビットをリセットする。

【００５７】以上は、命令スタック６２を設置した場合
の制御の一例であるが、命令スタック６２は省略するこ
ともできる。すなわち、命令実行判定回路５３から送出
されたベクトル命令はすぐに実行できるものであるか
ら、命令実行制御回路６３はそれを直接受取ってすぐに
実行すればよい。この場合には、命令実行判定回路５３
と命令実行制御回路６３はそれぞれ独立になっていなく
てもよい。

【００５８】また上記実施例では、ベクトル演算器群４
９及びアドレス加算器群５０の中の各演算器、各加算器
はスカラー処理装置３及び４の両方から発行されたベク
トル命令で使用されるようになっているが、特定の演算
器あるいは加算器については、特定のスカラー処理装置
で発行されたベクトル命令のみ使用されるようになって
いてもよい。これは、図６の演算器選択回路９０あるい
は図７の加算器選択回路１００において図４の信号線７
６に得られるＳＮが所定の場合のみ、それぞれ特定の演
算器、加算器を割当てるように制御すればよい。

【００５９】また上記実施例では、アドレス演算のため
に専用のアドレス加算器群５０が設けられているが、こ
れを省略することもできる。すなわち、ベクトルアドレ
スレジスタ群４５と４６、インクレメントレジスタ群４
７と４８、信号線８を接続パス選択回路６４に接続し、
アドレス加算器群５０で行なっていたアドレス演算をベ
クトル演算器群４９の中の適当な演算器で行なうように
すればよい。

【００６０】また上記実施例では、ベクトルアドレスレ
ジスタ群４５，４６は、それぞれインクレメントレジス
タ群４７，４８と独立になっているが、一体となってい
てもよい。すなわち、ベクトルアドレスレジスタの中に
インクレメントレジスタを含めてしまってもよい。この
場合、アドレス演算を伴う命令（例えばＬＶＲ命令）の
ＩＮＲＮはなくしてもよい。

【００６１】また上記実施例では、ベクトル処理装置５
の動作は、スカラー処理装置３あるいは４から送出され
た起動信号によって開始させているが、必ずしもこのよ
うにする必要はない。すなわち、ベクトル命令バッファ
４１及び４２のそれぞれに、その格納量を示すカウン
タ、あるいは格納位置を示すポインタを設け、スカラー
処理装置３あるいは４からそれぞれベクトル命令バッフ
ァ４１，４２にベクトル命令が格納されたことを前記カ
ウンタあるいはポインタによって検出し、ベクトル処理
装置５の動作開始を自ら制御するようにしてもよい。こ
の場合、いずれかのベクトル命令バッファに、ベクトル
命令が１つでも格納されたら動作を開始するようにして
もよいし、所定数のベクトル命令が格納されたら動作を
開始するようにしてもよい。

【００６２】また上記実施例では、ベクトル命令バッフ
ァが２個、命令実行判定回路、命令スタック及び命令実
行制御回路がそれぞれ１個ずつ設けられているが、これ
ら各要素は適宜単数あるいは複数に変えてもよい。

【００６３】図１１は、命令実行判定回路１５３，２５
３がそれぞれスカラー処理装置３，４に対応して設けら
れている場合を示す図、また図１２は、図１１に対しさ
らに命令スタック１６２，２６２がそれぞれスカラー処
理装置３，４に対応して設けられている場合を示す図、
また図１３は、図１２に対し、さらに命令実行制御回路
１６３，２６３がそれぞれスカラー処理装置３，４に対
応して設けられた場合を示す図、また図１４は、１つの
ベクトル命令バッファ１４０だけを設けた場合を示す図
である。また図１４を図１１〜図１３のいずれかと組合
わせてもよい。

【００６４】図１１〜図１３の命令実行判定回路１５３
と２５３は、それぞれ対応するベクトル命令バッファ４
１，４２だけからのベクトル命令の実行可否判定を行な
うものであるから、ベクトルレジスタ群４３，４４、ベ
クトルアドレスレジスタ群４５，４６及びインクレメン
トレジスタ群４７，４８に対しては対応するものと接続
され、ベクトル演算器群４９とアドレス演算器群５０に
対しては共通に接続されることは言うまでもない。な
お、命令実行判定回路１５３と２５３が独立に動作する
と、ベクトル演算器群４９の中の演算器やアドレス加算
器群５０の中の加算器の割当てをめぐって競合が起こる
から、両者の間に優先順位回路を設け、この競合を制御
してやる必要がある。

【００６５】また上記実施例では、命令実行制御回路６
３において、ベクトルレジスタ群、ベクトルアドレスレ
ジスタ群等を指定するために使用するＳＮは、命令実行
判定回路５３が、ベクトル命令の送出元であるベクトル
命令バッファ４１，４２に応じて固有のＳＮを付加する
ようになっているが、他の方法でもよい。

【００６６】すなわち、スカラー処理装置３，４がベク
トル処理装置５にベクトル命令を送出する時、それぞれ
固有のＳＮを付加してもよいし、ベクトル命令バッファ
がベクトル命令を格納する時送出元に応じて固有のＳＮ
を付加してもよい。これら２つの方法によれば、図１４
のようにベクトル命令バッファが１個の場合でもＳＮを
付加することができる。またベクトル命令バッファが複
数設けられている場合は、ベクトル命令バッファの各々
にベクトル命令を格納する時にそれぞれ固有のＳＮを付
加してもよいし、あるいは、ベクトル命令バッファの各
々がベクトル命令を送出する時にそれぞれ固有のＳＮを
付加してもよい。また図１１〜図１３の場合には、命令
実行判定回路１５３，２５３がそれぞれ固有のＳＮを付
加してもよい。また図１１の場合には、命令スタック６
２がベクトル命令を格納する時に、送出元に応じた固有
のＳＮを付加してもよい。また図１２及び図１３の場合
には、命令スタック１６２，２６２がベクトル命令を送
出する時にそれぞれ固有のＳＮを付加してもよい。また
図１２の場合には、命令実行制御回路６３がベクトル命
令を取込む時に送出元に応じて固有のＳＮを付加しても
よい。また図１３の場合には、命令実行制御回路１６
３，２６３がベクトル命令を取込む時にそれぞれ固有の
ＳＮを付加してもよい。

【００６７】なお、図１２の場合、命令実行制御回路６
３はベクトル命令の送出元でＳＮを実質的に検出でき
る。また図１３の場合、命令実行制御回路１６３，２６
３の各々で実行されるベクトル命令のＳＮは固定であ
り、予め定まっている。従って、図１２及び図１３の場
合には、前記したＳＮの付加動作を省略してもよい。

【００６８】また上記実施例では、ベクトル処理装置５
で実行すべきベクトル命令は、スカラー処理装置から与
える方式をとっているが、ベクトル処理装置５自らが主
記憶装置１から読出すようになっていてもよい。すなわ
ち、ベクトル命令が格納されている主記憶装置のアドレ
スをスカラー処理装置がベクトル処理装置５に与えれ
ば、ベクトル処理装置５はそれ自身でベクトル命令の読
出しが可能となる。

【００６９】また上記実施例では、ＬＩＮ命令やＬＭＡ
命令はスカラー処理装置で実行されるが、これらの命令
はベクトル処理装置５で実行してもよい。この場合、こ
れらの命令は、スカラー処理装置が主記憶装置１から読
出してベクトル処理装置５に与えてもよいし、スカラー
処理装置から与えられたアドレスに基づいて、ベクトル
命令とともにベクトル処理装置５自らが主記憶装置１か
ら読出してもよい。こらの命令は、ベクトル命令と同様
ベクトル命令バッファに格納し、ベクトル命令と同様の
処理を行なってもよいし、ベクトル命令バッファとは別
系統で処理するようにしてもよい。

【００７０】また上記実施例では、行列に関するアドレ
ス制御データは、アドレスベクトルレジスタ、インクレ
メントレジスタから与えられるようになっているが、こ
れらのレジスタを設けず、命令が先頭アドレスや定数を
直接に指定してもよい。例えば、ＬＶＲ命令やＳＴＶＲ
命令においては、ベクトルアドレスレジスタ指定部、イ
ンクレメントレジスタ指定部が設けられるが、これらの
代りにそれぞれ先頭アドレス、定数がセットされてもよ
い。このようにすれば、スカラー処理装置は、ＬＩＮ命
令やＬＭＡ命令を実行する必要がなくなることはもちろ
んである。

【００７１】

【発明の効果】以上の説明から明らかな如く、本発明に
よれば、一つのベクトル処理機構に対して複数のスカラ
ー処理機構を設けることにより、ベクトル処理機構の有
効利用がはかられ、ベクトル処理機構の高速処理能力に
見合ったスカラー処理能力を備えるデータ処理システム
を実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例の全体構成図である。

【図２】図１におけるベクトル処理装置の詳細構成図で
ある。

【図３】図２における命令実行判定回路５３から送出さ
れるベクトル命令のフォーマットを示す図である。

【図４】前記命令実行判定回路５３の中のバッファ選択
回路図である。

【図５】ベクトルレジスタ選択回路図である。

【図６】演算器選択回路図である。

【図７】加算器選択回路を示す図である。

【図８】図２における接続パス選択回路６４の詳細図で
ある。

【図９】図２における接続パス選択回路６５の詳細図で
ある。

【図１０】図４における選択信号発生回路７１の他の例
を示す図である。

【図１１】本発明の他の実施例を説明するための図であ
る。

【図１２】本発明の他の実施例を説明するための図であ
る。

【図１３】本発明の他の実施例を説明するための図であ
る。

【図１４】本発明の他の実施例を説明するための図であ
る。

【符号の説明】

１ 主記憶装置 ２ 記憶制御装置 ３，４ スカラー処理装置 ５ ベクトル処理装置 ２１，３１ バッファ記憶装置 ２２，３２ 浮動小数点レジスタ群 ２３，３３ 汎用レジスタ群 ２４，３４ ワークレジスタ群 ２５，３５ シフタ ２６，３６ 乗除算器 ２７，３７ 加減算器 ２８，３８ 命令レジスタ ２９，３９ アドレス加算器 ３０，４０ アドレスレジスタ ４１，４２，１４０ ベクトル命令バッファ ４３，４４ ベクトルレジスタ群 ４５，４６ ベクトルアドレスレジスタ群 ４７，４８ インクレメントレジスタ群 ４９ ベクトル演算器群 ５０ アドレス演算器群 ５３，１５３，２５３ 命令実行判定回路 ５４〜６１ 表示回路 ６２，１６２，２６２ 命令スタック ６３，１６３，２６３ 命令実行制御回路 ６４，６５ 接続パス選択回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 主記憶装置と、該主記憶装置に接続され
   それぞれスカラー処理を行なう少なくとも２個のスカラ
   ー演算機構と、前記主記憶装置および前記少なくとも２
   個のスカラー演算機構に接続されたベクトル演算機構か
   らなるデータ処理システムであって、前記ベクトル演算
   機構は、前記スカラー演算機構の各々に対応して設けら
   れた前記スカラー演算機構から送出されるベクトル命令
   列を記憶するベクトル命令バッファと、前記スカラー演
   算機構の各々に対応して設けられたベクトルレジスタ群
   と、ベクトル演算器群と、ベクトル命令の実行を制御す
   る命令実行制御回路を備えたことを特徴とするデータ処
   理システム。