JPS59106075A - デ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ベクトル計算を高速処理するベクトル演算機
構とスカラー計算を処理するスカラー演算機構とを有す
るデータ処理システムに関するものである。

〔従来技術〕

連立偏微分方程式などで記述される科学技術計算８電子
計算装置により数値計算で解く場合、計算装置内部では
連立−次方程式を解く問題に帰着されることが多く、行
列またはベクトルの計算を行なうことが多い。このため
、技術計算専用処理装置ではベクトルの計算を高速に処
理する機構を用意し、技術計算の高速処理を図っている
。

このベクトル計算を高速に処理する機構は、従来、大き
く分けて２通りの処理方式に分類することができる。１
つは演算バイブライン方式であり演算器の出力が装置に
固有のクロックピッチに得られるように構成し、連続的
に処理する方式である。他の、１つは並列処理方式であ
り、演算器を複数個（多数個）並べて、互いに独立なベ
クトル要１素を並列に処理する方式である。

演算パイプライン方式では、クロックピッチを細かくす
ることにより高速化を図ることができるが、このクロッ
クピッチは使用する回路素子の速度に依存する所が大き
い。並列方式では演算器の数を増すことにより高速化を
図ることができるが、この数は、装置全体の物理的大き
さによる制限から、回路素子の実装密度に依存して上限
が抑えられる。しかし、近年のハードウェア技術の進歩
により、上述の回路素子の速度および回路素子の実装密
度は著しく向上し、上述のクロックピッチの改善度も高
く、また並列に接続できる演算器の数も増大している。

一方、技術計算の問題は、前述のように連立−次方程式
となり、行列あるいはベクトル計算に帰着するものが多
いが、ある技術計算の問題を解くプロクラムのすべてが
行列あるいはベクトルの計算で占められる訳ではなく、
例えば連立−次方程式の係数行列を求めて行く過程など
、必ずしも行列あるいはベクトルの計算にならない部分
がある。

以下では行列あるいはベクトルの計算を簡単のためにベ
クトル計算と呼び、その計算を高速に処理。

する機構での処理をベクトル処理と呼ぶことにする。技
術計算ブロクラムは、ベクトル処理できる部分と、そう
でない部分があり、その割合は技術計算の問題そのもの
に依存する面と、プロクラムの書き方に依存する面とが
ある。ベクトル処理できない部分の処理は、汎用処理装
置で処理される場合と同じく遂次処理されねばならない
。このような処理をスカラー処理と呼ぶことにする。

ところで、従来のベクトル計算の高速処理を図る技術計
算専用処理装置は、ベクトル計算を行なうベクトル演算
機構とスカラー計算を行なうスカラー演算機構とが同一
のものであるか、あるいは互いに独立したベクトル演算
機構とスカラー演算機構とが１つずつある構成となって
いる。しかし、前述のように、最近の並列処理技術およ
びバイブライン処理技術の進歩によるベクトル処理速度
の向上は著しく、遂次計算によるスカラー処理との差が
拡大しつつあり、ベクトル処理ではスカラー処理の１０
〜１００倍程度の処理能力をも可能となってきた。この
ために、スカラー処理の処理速度が。

次第に重要になりつつある。例えば、ある技術計算の９
０チの部分がベクトル処理でき、その部分がスカラー処
理の１００倍の速度で処理されたとじても、１０％の部
分がスカラー処理のま丈であれば、その技術の処理は、
全部をスカラー処理した場合に比し、高々１０倍になっ
たに過ぎない。

これを解決するには、スカラー演算機構の処理速度を高
める必要があるが、スカラー処理は基本的には遂次処理
であるため、その処理速度を向上させるには限度があり
、技術的に困難な問題も多い０ 〔発明の目的〕 本発明の目的は、スカラー演算ｄ１構の処理速度は現状
のま＼として、ベクトル演算機構の高速処理能力に見合
ったスカラー処理能力を実現することにある。

〔発明の概要〕

前述のように、ある技術計算の問題を解くプロクラムの
すべてが行列あるいはベクトルの計算で占められている
訳ではないため、ベクトル演算機構が常時動作中という
ことはまずなく、現実には空時間が多く発生する。そこ
で、不発明は１つのベクトル演算機構に対してスカラー
演算機構８沙数個用意し、各スカラー演算機構でベクト
ル演算機構を共用することにより、ベクトル演算機構の
高速処理能力に見合ったスカラー処理能力を実現するも
のである。

〔発明の実施例〕

第１図は、本発明を適用した科学技術計算専用処理装置
のブロック図を示す。本処理装置は、庄記憶装置１１記
憶制御装置２、それぞれスカラー演算機構としてのスカ
ラー処理装置３と４、ベク、トル演算機構としてのベク
トル処理装置５より構成される。スカラー処理装置３と
４は多重処理構成となっていて、ベクトル処理装置５の
高速処理能力に見合ったスカラー処理能力を実現するよ
うになっている。スカラー処理装置３と４はそれぞれ独
立のタスクを処理するが、その途中でベクトル処理を行
なわなければならなくなった場合には１、それをベクト
ル処理装置５に任せるよっになっている。

記憶制俳装置２とスカラー処理装置３，４、ベクトル処
理装置５との間には、それぞれアドレスを転送するため
の信号緋６　、７　、８、書込みデータあるいは読出し
データを転送するための信号線９．１０．１１が接続さ
れている。スカラー処理装置３．４あるいはベクトル処
理装置５がその処理の途中で主記憶装置１に対するアク
セスが必要になると、それぞれ記憶制御装置２にアクセ
ス要求を出す。記憶制御装置２は所定の優先順位に従っ
て１つのアクセス要求を受付け、その処理装置と主記憶
装置１との間の通信路を確立する。そして主記憶装置１
は、アクセス要求が書込みの場合には１与えられたアド
レスに与えられたデータを書込む。

才だアクセス要求が耽出しの場合には、与えられたアド
レスからデータを読出す。

さて、スカラー処理装置３，４は、それぞれバッファ記
憶装置２１，３１、浮動小数点レジスタ２２　、３２汎
用レジスタ２３　、３３、ワークレジスタ２４　、３４
、シフタ２５　、３５、乗除算器２６　、３６、加減算
器２７　、３７、命令レジスタ２８　、３８、アドレス
加算器２９　、３９、アドレスレジスタ３０．４０など
からなる。このような構成のスカラー処理装置３，４は
、この分野でよく知られたものであり、これ以上の詳細
な説明は省略する。

一方、ベクトル処理装置５は、■２図に詳細を示すよう
に、スカラー処理装置３と４に対応して設けられたベク
トル命令バッファ４１，４２、ベクトルレジスタｐ　４
３．４４　、ベクトルアドレスレジスタ群４５，４６　
、インクリメントレジスタ群４７．４８やスカラー処理
装置３と４に共通に設けられたベクトル演算器ｎ４９、
アドレス加算器群５０などから成る。

ベクトルレジスタ群４３．４４は、４３についてだけ詳
細に示しであるか、それぞれ１６個のベクトルレジスタ
■ＲＯ〜Ｖ　ｌ（，１５から構成され、各ベクトルし／
ジスタは６４個のベクトル要素が格納できるようになっ
ている。またベクトルアドレスレジスタ群４５．４６は
、４５についてだけ詳細に示しであるが、それそ′れ１
６１固のベクトルアドレスレジスタＶＡＲＯ〜Ｖ　Ａ　
Ｒ１５から構成される。またインクレメントレジスタ群
４７　、４８は、４７についてだけ詳細に示しであるが
、それぞれ１６１１ｉ５のインクレメントレジスタＩＮ
Ｉ（，０〜ＩＮ几１５から構成される。才たベクトル演
算器群４９は、８個の演算器ＡＬＱ−Ａｎ。

７から構成され、それぞれの演算器は、刀Ｏｎ器や呆１
イ器や除算器などのよう７１　（ｊＡ鼻機能を有するも
のである。またアドレス加算器群５ｏは、１６個の加ｎ
器Ａ　Ａ　Ｏ〜Ｉ＞ｌ’ｔ１５から結成さイする。

前記したように、スカラー処理装置３と４とは多重動作
を行ない、従来の多重処理装置システムのように主記憶
装置１を共有して動作］−′る。先ずスカラー処理装置
３で次のプロクラムか実行される場合を考凡てみる。

ＤＯｉｏ　　、ｔ＝ｉ、ｉｏ。

１０　Ａ（１）　＝　Ｂ（Ｉ）　十〇（１）これは機械
語では以下のように１つのＬ　ｉ　Ｎ　（Ｌｏａｄ　Ｉ
ｎｃｌｅ＋ｎｅｎｔ　）命令と３つのＬ　Ｍ　Ａ　（Ｌ
ｏａｄ　Ｍｕｌｔｉｐｌｅ　Ａｄｄｒｅｓｓ　）命令と
１つのＥＸＶＰ（Ｅｘｅｃｕｔｅ　Ｖｅｃｔｏｒ　Ｐｒ
ｏｃｅｓｓｏｒ　）　６令に展翻され、スカラー処理装
置３でそれぞれ実行される。

１、　Ｉ　Ｎ　　　ｆ　Ｎ　ｌも０　　、　　ｌｌ（Ｒ
２、ｌＮＲ４：インクリメントレシスｙ　ｌ１ＮＲｕ、
１ＮＲ２，ｌＮＲ４にそれぞれ定数をセットすることを
指令ＬＭＡ　　　ＶＡＲＯ 二行列Ａの先頭アドレスをベクトルアドレスレジスタＶ
ＡＲＯにセットすることを指令。

ＬＭＡＶＡＨ，２ ：行列Ｂの先頭アドレスをベクトルアドレスレジスタＶ
ＡＲ２にセットすることを指令。

ＬＭＡ　　ＶＡＲ４ 二行列Ｃの先頭アドレスをベクトルアドレスレジスタＶ
ＡＲ４にセットすることを指令。

ＥＸＶＰ　　Ｘ ：主記憶装置１のアドレスＸからベクトル命鎗列を読出
してそれをベクトル処理装置５に送出するとともにベク
トル処理装置５を起動することを指令。

上記により、行列Ａ、Ｂ、Ｃに関するアドレス制御デー
タがベクトル処理装置５内のベクトルアドレスレジスタ
Ｉ＃４５とインクレメントレジスタ群４７の中にセット
され、またベクトル命令列の読出しが行なわれる。この
ベクトル命令列は、以下のように、２つのＬ　Ｖ　Ｒ（
Ｌｏａｄ　Ｖｅｃｔｏｒ　Ｒｅｇｉｓｔｅｒ）命令と１
−）のＶ　Ｅ　Ａ　（Ｖｅｃｔｏｒ　Ｅｌｅｍｅｎｔｗ
ｉｓｅ　Ａｄｄ　）命令と１　ツノＳ　Ｔ　Ｖ　）（Ｉ
　（５ｔｏｒｅ　Ｖｅｃｔｏｒ　Ｒｅｇｉｓｔｅｒ）命
令とからなっている。

ＬＶｋＬ　　　　Ｖｌ２．ＶＡＩ（２，ｌＮ１ｔ２：ベ
クトルアドレスレジスタＶ　Ａ　１４２とインクレメン
トレジスタＩＮｋＬ２にそれぞれセットされた行列Ｂの
先順アドレスと定数とに基づいて主記憶装置１のアドレ
スを作成し、そこから行列１うのデータを駈出し、それ
を・−飄りトルレジスタｖ　）ｂ　２にセットすること
を・指令。

なお、前記定数はアドレスの増分値として使用されるも
のであり、以下同様とする。

Ｌ　Ｖ　　几　　■　１も　４　　、　　ＶＡ）も　４
．ＩＮ　　ｌも　４：ベクトルアドレスレジスタＶＡＲ
４とインクレメントレジスタＩＮ此４にそれぞれセット
された行列Ｃの先頭アドレスと定数とに基づいて主記憶
装−証１のアドレス８１／β或し、ぞこから行列Ｃのデ
ータを読出し、それをベクトルレジスタＶ）Ｌ４にセッ
トすることを指令。

Ｖ’ｄｈ　　　　Ｖｌ６　　、　　Ｖｌ２　　、　　Ｖ
ｉも　４：ベクトルレジスタＶＲ２とＶｌ４からそれぞ
れ行列ＢとＣを読出し、両者の加算を行なって結果をベ
クトルレジスタＶＲ６にセラトスることを指令。

８ＴＶ）ｔ、　　Ｖｉ（６，ＶＡＲＯ，ＩＮＫＯ：ベク
トルレジスタＶＲ６からデータを続出し、それをベクト
ルアドレスレジスタＶＡＲＯとインクレメントレジスタ
ＩＮＲＯにそれぞれセットされた行列人の先頭アドレス
と定数に基づいて作成した主記憶装置１のアドレスに書
込むことを指令。

これらベクトル命令はそれぞれ命令レジスタ２８、信号
線５１ヲ介してベクトル処理装置５のベクトル命令バッ
ファ４１に送出される。このベクトル命令バッファ４１
はファーストインファーストアウト（ＦＩＦＯ）形式の
ものである。

またこの時、スカラー処理装置４において次のプログラ
ムが実行されるとする。

ＤＯ１０Ｉ＝１，１００ １０　　Ｄ（Ｉ）＝Ｈ（Ｉ）牙Ｆ（Ｉ）これは前と同様
、機械語では、以下のように１つのＬ　Ｉ　Ｎ　（Ｌｏ
ａｄ　Ｉｎｃｌｅｍｅｎｔ）命令と３つのＬＭＡ（Ｌｏ
ｏｄ　Ｍｕｌｔｉｐｌｅ　Ａｄｄｒｅｓｓ　）命令と１
つのＥＸＶＰ（Ｅｘｅｃｕｔｅ　Ｖｅｃｔｏｒ　Ｐｒｏ
ｃｅｓｓｏｒ）命令に展開され、スカラー処理装置４で
それぞれ実行される。

Ｌ、ＩＮ　　ＩＮＲＩ、ｌＮＲ３、ｌＮｌ−４５二イン
′クレメントレジスタＩＮＲＩ　、ＩＮＲ’３゜ｌＮＲ
５にそれぞれ定数をセットすることを指令。

ＬＭＡ　　ＶＡＲＩ ：行列りの先頭アドレスをベクトルアドレスレジスタＶ
Ａ）Ｌｌにセットすることを指令。

ＬＭＡ　　ＶＡＲ３ 二行列Ｅの先頭アドレスをベクトルアドレスレジスタＶ
ＡＲ３にセットすることを指令。

ＬＭＡ　　ＶＡ）Ｌ５ 二行列Ｆの先頭アドレスをベクトルアドレスレジスタＶ
ＡＲ５にセットすることを指令。

ＥＸＶＰ　　Ｙ ：主記憶装置１のアドレスＹからベクトル命令列を読出
してそれをベクトル処理装置５に送出するとともにベク
トル処理装置５を起動することを指令。

上記により、行列り、Ｂ、Ｆに関するアドレス制御デー
タがベクトル処理装置５内のベクトルアドレスレジスタ
群４６とインクレメントレジスタ群４８の中にセットサ
れ、またベクトル命令列の読出しが行なわれる。このベ
クトル命令列は、以下のように、２つのＬ　Ｖ　Ｂ　（
Ｌｏｏｄ　Ｖｅｃｔｅｒ　Ｒｅｇｉｓｔｅｒ）年令と１
つのＶ　Ｅ　Ｍ　（Ｖｅｃｔｏｒ　Ｅｌｅｍｅｎｔｗｉ
ｓｅ　Ｍｕｌｔｉｐｌｙ　）命令と１つの８　Ｔ　Ｖ　
Ｒ（５ｔｏｒｅ　Ｖｅｃｔｏｒ　Ｂｅｇｉｓｔｅｒ　）
命令とからなっている。

ＬＶ）Ｌ　　Ｖｌ３．ＶＡＲ３，ｌＮＲ３：ベクトルア
ドレスレジスタＶＡＲ３（：インクレメントレジスタｌ
ＮＲ３にそれぞれセットされた行列Ｅの先頭アドレスと
定数とに基づいて主記憶装置１のアドレスを作成し、そ
こから行列Ｅのデータを読出し、それをベクトルレジス
タＶＲ３にセットすることを指令。

１、Ｖｌ（、Ｖｌ５．ＶＡｉ（５，ＩＮ凡５：ベクトル
アドレスレジスタ指定部５とインクレメントレジスタｌ
ＮＲ５にセットそれぞれされた行列Ｆの先頭アドレスと
定数とに基づいて主記憶装置ｌのアドレスを作成し、そ
こから行列Ｆのデータを読出し、それをベクトルレジス
タＶｉ（，５にセットすることを指令。

ＶＥＭ　　ＶＩＬ７．ＶＢ２．ＶＢ２ ：ベクトルレジスタＭＩ：Ｌ３とＶｌ（５からそれぞれ
行列ＥとＦを読出し、両者の乗算を行なって結果をベク
トルレジスタＶＲ７に七ツＩ−１−ることを指令。

５ＴＶＲＶＢ２　、ＶＡＲＩ　、ＩＮＲＩ：バク１ルレ
ジスタＶＲ７からデータを読出し、それをベクトルアド
レスレジスタＶＡＲＩとインクレメントレジスタＩＮＲ
Ｉにそれぞれセットされた行列りの先頭アドレスと定数
に基づいて作成した主記憶装置１のアドレスに書込むこ
とを指令。

これらベクトル命令はそれぞれ命令レジスタ３８、信号
線５２を介してベクトル処理装置５のベクトル命令バッ
ファ４２に送出される。このベクトル命令バッファ４２
もＦＩＦＯ形式である。

次にベクトル処理装置５の動作を説明する。上記のよう
にしてベクトル命令が入力されたベクトル命令バッファ
４１．４２に対し、命令実行判定回路５３は、交互にそ
の先頭取出し位置力）ら１つのベクトル命令を取出し、
それが実行可能かどうかを判定する。すなわち、ベクト
ルレジスタ群４３．４４、ベクトルアドレスレジスタｆ
ｆ　４５，４６　、インクレメントレジスタ群４７．４
８、ベクトル演算器群４９、アドレス加算器群５０Ｉこ
は、それぞれ個々のレジスタや演算器や加算器が使用中
であるかどうかを表示する表示子群を備えた表示回路５
４〜６１が設けられている。命令実行判定回路５３は、
これら表示回路５４〜６１を参照することにより、取出
したベクトル命令で指定されたレジスタやそのベクトル
命令で指定された演算を行なうための演算器、さらに加
算器が空いているかどうかを調べ、必要なものが全て空
いていることを検出すると、そのベクトル命令は実行可
能であると判定する。そしてその場合には、そのベクト
ル命令で使用するレジスタ、演算器、加算器に対応する
表示回路の表示子を、それらが使用中を表示するように
セットし、そのベクトル命令をＦＩＦＯ形式の命令スタ
ック６２に送出する。また必要なものが空いていないこ
とを検出すると、そのベクトル命令は実行不可能と判足
し、そのベクトル命令を送出元のベクトル命令バッファ
４１あるいは４２の先頭取出し位置に戻す。

命令実行判定回路５３は、１つのベクトル命令について
の実行可否判定を終えると、新たなベクトル命令をベク
トル命令バッファ４１あるいは４２から取出し、前と同
様の動作を行なう。このようにして命令スタック６２に
は、ベクトル命令バッファ４１と４２から取出された実
行可能なベクトル命令が混在する形でスタックされる。

第３図は、命令実行判定回路５３から命令スタフ゛り６
２に送出されるベクトル命令のフォーマット？示してい
る。図において、ＯＰは演算の種類を漱わすオペレージ
１ンコード、ＶＲＮＩ〜３はベク・トルレジスタを指定
するベクトルレジスタ指定部竜ＹＡＲＮはベクトルアド
レスレジスタを指定するベクトルアドレスレジスタ指定
部、ＩＮＩ（、Ｎはインクレメントレジスタを指定する
インクレメントレジスタ指定部である。なお、ベクトル
命令によっては、ベクトルアドレスレジスタ等を１史用
しないもの（例えば前記ＶＥＡｍ令）があり、その場合
には、該幽の指定部は存在しない。以下、説明の都合上
、特に説明のない限り、ＶＲＮＩ〜３は全て存在するも
のとして扱う。

さて、ＯＰ、Ｖ凡Ｎ１〜３、ＶＡＩ（Ｎ、ＩＮＩ（Ｎは
ベクトル命令バッファ４１あるいは４２から送出された
ものをそのまま出力したものである。ＡＬＮとＡＡＮは
、共に命令実行判定回路５３で新たに付加されたもので
、この回路で新たにセットした表示子に対応する演算器
を指定する演算器指定器、アドレス加算器指定部である
。ＳＮは、そのベクトル命令がいずれのベクトル命令バ
ッファ、すなわちいずれのスカラー処理装置から送出さ
れたものであるかを表示するスカラー指定部で、これも
命令実行判定回路５３で新たに付加されたものでみる。

命令スタック６２の中のベクトル命令は、１つずつ命令
実行制御回路６３へ送出される。命令実行制御回路６３
へ送出されたベクトル命令は、その実行に必要なハード
ウェアリソースが全てリザーブされているので、待つこ
となくＴぐ実行される。

すなわち命令実行制御回路６３は、実行すべきベクトル
命令がＬ　Ｖ　Ｒ命令やＳ　Ｔ　Ｖ　ｌ（、命令の場合
には、ＵＰｌＶＪ、ＬＮｌ　〜３（１）うチノイずレカ
（Ｌ　Ｖｌ−Ｌ命令やＳ　Ｔ　Ｖ　Ｒ命令では１つのベ
クトルレジスタだけが使用され、ここではそれをｖ１七
Ｎ１で指定するものとする）及びＳＮ６接続バス選択回
路６４ニ送出シ、−７たＶＡＲ’Ｎ、ＩＮ）ｔＮ、ＡＡ
Ｎ及び８Ｎを接続バス選択回路６５に送出する。接続バ
ス選択回路６４は、ＳＮで指だされたスカラー処理装置
側のベクトルレジスタ群の中のＶｌ（Ｎｌによって指定
されるベクトルレジスタと信号線１１トの間の接続バス
を選択し、それを活性化する。一方、接続バス選択回路
６５は、ＡＡＮにより指定されるアドレス加算器群５０
の中の１つの加算器と、ｓＮで指定されたスカラー処理
装置側のベクトルアドレスレジスタ群、インクレメント
レジスタ群の中のそれぞれＶＡＲＮ、ＩＮＩ（、Ｎによ
り指定される１つのベクトルアドレスレジスタ、インク
レメントレジスタとの間の接続バスを選択し、それを活
性化する。この後砧令実行制ｒＩＩＩＪ回路６３は、ア
ドレス演算器群５０の中のＡＡＮにより指定される１つ
の加ｎ器に起動をかけ、記憶制御架＃２との間の信号線
８にアドレスを出力させる。このようにして、主記憶装
置１から記憶制御装置２と信号線１１を介して１つのベ
クトルｌ／ジメタにデータが読出されたり、あるいはそ
の逆方向へデータが転送される。

また命令実行制御回路６３は、実行すべきベクトル命令
がＶ　Ｅ　Ａ命令やＶＩ［命令の場合には、０１）１Ｖ
ｌｉＮ１〜３、Ａ　Ｌ　Ｎ　及Ｕ　Ｓ　Ｎ　ｆ　Ｒａ　
／”　ス選択回路６４に送出する。接続バス選択回路６
４は、ＳＮで指定されたスカラー処理装置側のベクトル
レジスタ群の中のＶ　ｉｔ　Ｎ　１〜３によって指定さ
れる３つのベクトルレジスタと、ベクトル演算器群４９
の中のＡＬＮによって指足される１つの演算器との間の
接続バスを選択し、それを活性化する。この後命令実行
制御回路６３は、ベクトル演算器＃４９の中のＡＬＮに
より指足される１つのＫｎ器に起動をかけ、所望のベク
トルレジスタに演算結果を格納させる。

接続バス選択回路６４と６５は、それぜれ同時に複数の
接続バスを活性化できる。これによって命令実行制御回
路６３は、命令スタック６２から与えられたベクトル命
令の実行を次々と開ＥＬ、Ｍ数のベクトル命令が同時に
実行される。

以上により、スカラー処理装置３から発行されりＭｉ７
　述Ｃ１）　Ｌ　Ｖ　ｕ　　Ｖ　Ｒ２Ｖ　Ａ　ＬＬ　２
　　Ｉ　ｉ’Ｊ　ｕ　２　。

Ｌ　Ｖ　１（、Ｖ　）（、，１＼ｒ　Ａ　Ｒ４Ｉ　Ｎ　
１（４す７）　Ｇ　１１ｉ？ｉ　令と、スカラー処理装
置４から発行された削述のＬＶＨ，ＶＢ２　　ＶＡｌ（
３ｌＮＲ３、］、ＶＲＶｌ（、５Ｖ　Ａ　Ｒ５ｉ　Ｎ　
ｌ−１，５なる谷命合は、互いに異なる群の中のベクト
ルレジスタ、ベクトルアドレスレジスタ、インクレメン
トレジスタ’１ｉ−ｆうものであるから、アドレス加算
器群５０の中の加算器が空いていれさえすれば全て同時
に実行することができる。才だ同様にしてｖｎＡ　ｖＲ
６ＶＢ２　　ＶＢ２．ＶＥＭ　　ＶＢ２　　ＶＢ２　　
ＶＢ２なる両命令も、互いに異なるベクトルレジスタ、
演算器を使うものであるから同時に実行することができ
る。

第４〜７図は、それぞれ前記命令実行判定回路５３の中
に設けられた回路を示す。以下それぞれ説明する。なお
第４〜７図において、太い線と細い線が使い分けられて
いるが、前者は複数ビット線、後者は１ビツト線を示す
。丈だ太い線に接続されたアンド回路、オア回路は、そ
れぞれ複数のアンドゲート、オアゲートから成るものと
する。

第４図は、ベクトル命令バッファ４１と４２からのベク
トル命令を選択的に取出すためのバッファ選択回路７０
ヲ示す図である。

第４図に３いて、７１は信号線７６と７７に対しそれぞ
れ１１“と′０“、あるいは′Ｏ“と１１“の組合せの
信号を出力ｆる選択信号発生回路、７３はオア回路であ
る。才だ選択信号発生回路７１の中において、１０１と
１０２はそれぞれ信号線５１，５２８介して与えられる
信号をデコードし、それがベクトル処理装置５の起動を
示していたら出力を発生するデコーダ、ＦｌとＦ２はそ
れぞれスカラー処理装置３，４に対応して設けられたフ
リップフロップ、Ｆ３はＴ端子に信号か入力される毎に
内部状態が反転するトリガラブルフリップフロップ、Ａ
ｌ０ＩとＡｌＯ２はその出力端子がそれぞれ信号線７６
　、７７に接続されたアンドゲート、ＯＲ１０１、０Ｒ
１０２及び０几１０３はオアゲートである。トリガラブ
ルフリップフロップＦ３のＴ端子には、１つのベクトル
命令の実行可否判定が終る毎に信号が与えられるように
なっている。

このバッファ選択回路７０の動作は次の通りである。今
、スカラー処理装置３から前記起動信号が与えられると
、ベクトル処理装置５の動作を開始させるための信号５
ＴＡＲＴがオアゲー１−０８１０３から出力されるとと
もに、フリップフロップＦ１がセットされる。そして、
トリガラブルフリップフロップＦ３がセットされている
かあるいはフリップフロップＦ２がリセットされている
ことを条件にアンドゲートＡ　１０１がオンとなり、信
号線７６と７７にはそれぞれ１１“と′０“が出力され
る。これによってベクトル命令バッファ４１に信号線７
６を介しで１“が送出され、処理すべきベクトル命令は
ベクトル命令バッファ４１から取出されるよう制御され
る。

スカラー処理装置４から前記起動信号が与えられない限
り、前記の状態が続き、ベクトル命令が連続的にベクト
ル命令バッファ４１から取出される。

ここで、スカラー処理装置４から起動信号が与えられる
と、フリップフロップＦ２がセットされる。

これにより、アンドゲートＡ　１０１がオンとなるのは
トリガラブルフリップフロラ１Ｆ３がセクトされている
時のみとなり、それがリセットされている時はアンドゲ
ートＡｌＯ２がオンとなる。アンドケ−トＡ　１０２が
オンとなった時には、ベクトル命令バッファ４２に信号
線７７を介して′１“が送出され、処理すべきベクトル
命令はベクトル命令バッファ４２から取出されるように
制御される。このようにして、スカラー処理装置３と４
の両方から起動信号が与えられた後は、ベクトル命令バ
ッファ４１と４２は交互に選択されるようになっている
。

ベクトル命令バッファ４１あるいは４２から取出された
ベクトル命令は、オア回路７３を介して信号線７５に出
力される。信号線７５に現われるベクトル命令は、ベク
トル命令バッファに格納されていた時と同じフォーマッ
トであり、これは第３図におけるＯＰ、ＶＲＮＩ〜３、
Ｖ　Ａ　ｋＬＮ、　Ｉ　Ｎ　ｋＬＮ　ｌ）ｚ　構成る。

また信号線７６に現われる信号は、第３図におけるＳＮ
となる。この場合の８Ｎは′１“、ゝＯ“の時それぞれ
スカラー処理装置３．４を指定する。

次に第５図は、ベクトル命令のＶＲＮＩ、２あるいは３
によって指定されたベクトルレジスタが空いているかど
うかを検出し、空いていたらそれを選択するためのベク
トルレジスタ選択回路８０を示す図である。このベクト
ルレジスタ選択回路８０は、Ｖｌ（Ｎｌ、２．３の各々
に対応して１個ずつ設けられている。ここではＶ　ｌ（
、Ｎ　’１に対応したベクトルレジスタ選択回路につい
て説明する。図において、８１と８２は、第４図の信号
線７６に出力されたＳＮが入力されるアンド回路、８３
はオア回路である。この場合のアンド回路、オア回路は
両方向に信号を伝える機能を持つように構成されている
ものとする。ＡＯ〜Ａ３１はそれぞれアンドゲート。

０勘はオアゲートである。アンドゲートＡＯ〜Ａ１５の
入力側ｌこ付けられた○印は、入力信号を反転して取込
むことを表わし、以下の図でも同様とする。

８４は第４図の信号線７５に出力されたＭｌ（、Ｎｌを
デコードしてアンドゲートＡＯ〜Ａ１５のいずれかに１
１“を出力するデコーダである。

第５図の回路によれば、ＳＮが１１“　ＭＬ　□　／／
の時、それぞれ表示回路５４，５５の表示子群の出力が
オア回路８３から出力される。Ｖｌ（、Ｎｌで指定され
たベクトルレジスタに対応する表示子がセットされてい
ない（対応のベクトルレジスタが空いている）時、信号
線８５に信号が出力される。なお、この状態で信号ＳＯ
が与えられると、表示回路５４あるいは５５の中の選択
されたベクトルレジスタに対応する表示子が、アンドゲ
ートＡ１６〜Ａ３１のうちの対応するものを介してセッ
トされる。

ベクトル命令によって指定されたベクトルアドレスレジ
スタが空いているかどうかを検出し、空いていたらそれ
を選択するためのベクトルアドレスレジスタ選択回路や
、ベクトル命令によって指定されたインクレメントレジ
スタが空いているかどうかを検出し、空いていたらそれ
を選択するためのインクレメントレジスタ選択回路は、
第５図と類似したものとなっている。すなわち、これら
は表示回路５４の部分に表示回路５６や５８、表示回路
５５の部分に表示回路５７や５９が設けられ、デコーダ
７４がＶＡＩＬＮやＩＮＫ、Ｈデコードするようになっ
ていて、他の部分は同じである。

第６図は、ベクトル命令のＯＰによって指定された演算
を行なうための演算器が空いているかどうかを検出し、
空いていたらそれを選択するための演算器選択回路９０
を示す図である。図において、Ａ３２〜Ａ４７はアンド
ゲート、０几２はオアゲート、９１は信号線７５に出力
されたＯＰ８デコードするデコーダ、９２はアントゲ−
１−Ａ３２〜Ａ３９のいずれかに出力された信号に基づ
いてＡＬＮを発生するエンコーダである。ここで注意し
たいのは、デコーダ９１の出力信号のあるものは、複数
のアンドゲートに接続されていて、さらにこれらアンド
ゲートが１１“を出力するのに優先順位を持つように接
続されている点である。これは、同種の演：８！を行な
うための演算器が複数用意されて？す、これらが所定の
優先順位に従って割当てられることを意味するものであ
る。図では、アンドゲートＡ３２へ硝、３４の部分がこ
れに眼当し、アンドゲートＡ３２が最も優先順位が高く
、アンドゲートＡ３４が最も低い。

第６図の回路によれば、ＯＰで指定された＃Ｉｉ類の演
算を行なうための演算器（これが複数存在する場合には
、優先順位の高い演算器）に対応する表示回路６０の中
の表示子がセットされていない時信号線９３に信号が出
力され、また信号線９４にはＡＬＮが出力される。なお
、この状態で信号ＳＯが与えられると、表示回路６０の
中の選択された演算器に対応する表示子が、アンドゲー
トＡ４０〜Ａ４７のうちの対応するものを介してセット
される。

次に第７図は、アドレス加算器群５０の中から空いてい
る１つの加算器を選択するための加算器選択回路１００
を示す図である。図において、Ｎはインバータ、Ａ５１
〜Ａ８１はアンドゲート、０）４３はオアゲート、１０
１はインバータＮ、アンドゲートＡ５１〜Ａ６５のいず
れかに出力された信号に基づいてＡＡＮを発生するエン
コーダである。ここで注意したいのは、インバータＮ、
アンドゲートＡ５１−、−Ａ６ｊが′１“を出力するの
に優先順位を持つように接続されている点である。これ
は、各加算器が所定の優先順位に従って割当てられるこ
とを意味する。

図では、一番左側のインバータＮが最も優先順位が高く
、右側にいく程低くなっている。

第７図の回路によれば、加算器が１つでも空いていれば
信号線１０２に信号が出力され、選択された加算器に対
応するＡＡＮが信号線１０３に出力される。なお、この
状態で信号ＳＯが与えられると、表示回路６１の中の選
択された加算器に対応する表示子が、アンドゲートＡ６
６〜Ａ８１のうちの対応するものを介してセットされる
。

命令実行判定回路５３は、ベクトルレジスタ選択回路、
ベクトルアドレスレジスタ選択回路、インクレメントレ
ジスタ選択回路、演算器選択回路、加算器選択回路の中
のそれぞれオアゲートＯｆ（、ｌ。

０に２　、　ＯＲ３から′１“が出力された時、ベクト
ル命令は実行可能と判定する。この場合、信号ｌＩＭ７
５゜７６　、９４　、１０３から得られている信号で第
３図のフォーマットのベクトル命令を作成し、それを命
令スタック６２に送出する。そしてその後、信号ＳＯを
発生することによって、表示回路５４〜６１の中の所定
の表示子をセットし、さらにその後ベクトル命令バッフ
ァ４１あるいは４２からの新たなベクトル命令の取込み
を行なう。

第８図は、接続バス制御回路６４をより詳しく説明する
ための図である。園において、ベクトルレジスタ群４３
と４４の中の全てのベクトルレジスタとベクトル演算器
群４９の中の全ての演算器と信号線１１との間にはそれ
ぞれ接続バスＬＮが設けられている。１１１〜１１３は
、それぞれ館令爽行制御回路６＆から与ｉらｔしたＶＲ
Ｎｌ　、ｈＬｌｑとｓＮ、ｖｕＮ２、ＡＬＮとＳＮ、Ｖ
凡Ｎ３．ＡＩ、ＮとＳＮをデコードし、それぞれ１つの
接続バスＬＮを活性化するための信号を発生するデコー
ダである。１１４は命令実行制御回路６３がら与えられ
たＯＰｚデコードし、デコーダ１１１〜１１３のうちの
必要なものを作動状態にするための信号を発生するデコ
ーダである。

第９図は、接続バス制御回路６５をより詳しく説明する
ための図である。図において、ベクトルアドレスレジス
タ群４５と４６の中の全てのベクトルアドレスレジスタ
とインクレメントレジスタ群４７と４８の中の全てのイ
ンクレメントレジスタとアドレス加算器＄５０の中の全
ての加算器との間にはそれぞれ接続バスＬＮが設けられ
ている。１２Ｌ１２２は、それぞれ扁令実行制御回路６
３がら与えられたＶＡＩＬＮ、ＡＡＮとＳＮ、ＩＮＪＡ
ＡＮと５Ｎ４−７’コードし、それぞれベクトルアドレ
スレジスタと加＃、器との間、インクレメントレジスタ
と加算器との間の１つの接続バスＬＮを活性化するため
の信号を発生するデコーダである。

以上、本発明の一芙施例について説明したか、本発明は
上記実施例に限ることなく種々の変形が可能である。

例えばスカラー処理装置の数、ベクトルレジスタ群４３
と４４の中のベクトルレジスタの数、１つのベクトルレ
ジスタに格納されるベクトル要素の数、ベクトルアドレ
スレジスタ４５と４６の中のベクトルアドレスレジスタ
の数、インクレメントレジスタ群４７ト４８の中のイン
クレメントレジスタの数、ベクトル演算器群４９の中の
演算器の数、アドレス加算器群５０の中の加算器の数等
はそれぞれ種々変えることができる。

また、第４図のバッファ選択回路７０は、スカラー処理
装置３と４の両方から起動信号が与えられた後は、ベク
トル命令バッファ４１．４２から交互に１つずつベクト
ル命令を取出すようになっているが、この取出し方法は
これに限定されない。例えば、ある期間においてはいず
れか一方のベクトル命令バッファのみからベクトル命令
を取出すようにしてもよいし、またベクトル命令バッフ
ァが３個以上ある場合には、所定の優先順位に従って取
出すようにしてもよい。

第１０図は、ある期間において一方のベクトル命令バッ
ファのみからベクトル命令を取出す場合における第４図
の選択信号発生回路７１の例を示すものである。図にお
いて、２０１と２０２はそれぞれスカラー処理装置３，
４から信号線５１．５２を介して与えられる信号をデコ
ードし、それがベクトル処理装置５の起動を示していた
ら出力を発生するデコーダ、Ａ　２０１とＡ　２０２は
アンドゲート、ＦｉｌとＦ１２はそれぞれスカラー処理
装置３，４に対応して設けられたフリップフロップ、０
Ｒ２００はオアゲートである。フリップフロップＦｉｌ
、Ｆ１２の′１“出力端子には信号線７６　、７７が接
続されている。なお第１０図において、太い線、細い線
については第４〜７図の場合と同じである。

今、スカラー処理装置３から前記起動信号が与えられる
と、ベクトル処理装置５の動作を開始するための信号８
ＴＡｌ−ＬＴがオアゲートＯＲ２００から出力されると
ともに、フリップフロップＦ１２がリセットされている
ことを条件にアンドゲートＡ２０１がオンとなってフリ
ップフロップＦｉｌがセットされる。これによって信号
線７６８介して命令バッファ４１に１１“が送出され、
処理すべきベクトル命令はベクトル命令バッファ４１か
ら取出されるよう制御される。以後、スカラー処理装置
４から前記起動信号が与えられても、フリップフロップ
ＦｉｌがセットされているからアンドゲートＡ２０２は
オンとならず、またフリップフロップＦ１２もセットさ
れない。従ってベクトル命令は連続的にベクトル命令バ
ッファ４１から取出される。信号５ＴＡＲＴによって開
始されたベクトル命令バッファ４１内の一連のベクトル
命令列に基づくベクトル処理が終ると、第２図の命令実
行制御回路６３から与えられたベクトル処理終了信号Ｅ
ＮＤにより、フリップフロップＦｉｌはリセットされる
。

スカラー処理装置４から前記起動信号が与えられた場合
には、前記と同様にして、ベクトル命令はベクトル命令
バッファ４２から選択的に取出されベクトル命令バッフ
ァ４２内の一連のベクトル命令列に基づくベクトル処理
が行なわれる。

なお第１０図の選択信号発生回路は、スカラー処理装置
３と４が同時に起動信号を出した場合、フリップフロッ
プＦ１１とＦ１２が同時にセットされてしまうおそれが
ある。これを防止する方法としては、スカラー処理装置
３と４のそれぞれに、それぞれが信号線５１．５２に起
動信号を送出する時の優先順位を制御するための回路を
設置する方法、信号線５１と５２の途中に前記優先順位
を制御するための回路を設置する方法、優先順位を低く
したいスカラー処理装置側のデコーダ２０１あるいは２
０２の出力側ｌこ遅延回路を設ける方法等がある。

また上記実施例では、命令実行判定回路５３は、実行不
可能と判定したベクトル命令を、送出元のベクトル命令
バッファ４１あるいは４２の先頭取出し位置に戻すよう
になっているが、これは、次のようにしてもよい。すな
わち、命令実行判定回路５３は、実行不可能と判定した
ベクトル命令を保持するとともに、このベクトル命令の
送出元のベクトル命令バッファからの以後の取出しを禁
止し、他のベクトル命令バッファからの取出しを連続的
に行なうように、第４図の選択信号発生回路７１を制御
する。そして適当な時間が経過したら、あるいは適当な
数のベクトル命令の実行可否判定を行なりたら、保持し
てあったベクトル命令を丹び実行可能かどうか判定し、
実行可能の時は、通常通り、そのベクトル命令を命令ス
タック６２に送出するとともに、前記禁止を解除して、
正規の方法によりベクトル命令バッファを選択するよう
に選択信号発生回路７１を制御する。再び実行不可能で
あったら、再びベクトル命令を保持し、前と同じ動作を
繰り返す。

また上記実施例では、命令スタック６２が設けられてい
るが、これの設置により次のような制御が可能になる。

すなわち、命令スタック６２の中に格納したベクトル命
令が何らかの都合で実行不要となった場合、それを命令
スタック６２の中でキャンセル処理することにより、命
令実行制御回路６３で実行されないようにすることがで
きる。前記キャンセル処理は、命令スタック６２の中に
格納するベクトル命令にその有効性を示すビットを付ヵ
ｌ１ｌＴることにより行なうことができる。この場合、
命令スタック６２内の全てのベクトル命令についてキャ
ンセル要求があれば、全てのベクトル命令の有効性ビッ
トをリセットする。またスカラー処理装置、ベクトルレ
ジスタ、ベクトルアドレスレジスタ、インクレメントレ
ジスタ、演算器あるいは加算器を指定してキャンセル要
求があれば、それぞれ指定されたＳＮ、ＶＲＮＩ〜ａ　
、ＶＡＲＮ　、ＩＮＲ。

ＡＬＮ　、ＡＡＮ、ｉ持つベクトル命令の有効性ビット
をリセットする。

以上は、命令スタック６２を設置した場合の制御の一例
であるが、命令スタック６２は省略することもできる。

すなわち、命令実行判定回路５３がら送出されたベクト
ル命令はすぐに実行できるものであるから、命令実行制
御回路６３はそれを直接受取ってすぐに実行すればよい
。この場合には、命令実行判定回路５３と命令実行制御
回路６３はそれぞれ独立になっていなくてもよい。

また上記実施例では、ベクトル演算器群４９及びアドレ
ス加算器群５ｏの中の各演算器、各加算器はスカラー処
理装置３及び４の両方から発行されたベクトル命令で使
用されるようになっているが、特定の演算器あるいは加
算器については、特定のスカラー処理装置で発行された
ベクトル命令のみ使用されるようになっていてもよい。

これは、第６図の演算器選択回路９０あるいは第７図の
加算器選択回路１００に８いて第４図の信号線７６に得
られるＳＮが所定の場合のみ、それぞれ特定の演算器、
加算器を割当てるように制御すればよい。

また上記実施例では、アドレス演算のために専用のアド
レス加算器＄５０が設けられているが、これを省略する
こともできる。すなわち、ベクトルアドレスレジスタ群
４５と４６、インクレメントレジスタ＃４７と４８、信
号ｆｆ８Ｂを接続バス選択回路６４に接続し、アドレス
加算器群５ｏで行なっていたアドレス演算をベクトル演
算器群４９の中の適当な演算器で行なうようにすればよ
い。

才だ上記実施例では、ベクトルアドレスレジスタ群４５
．４６は、それぞれインクレメントレジスタ群４７．４
８と独立になっているが、一体となってぃてもよい。す
なわち、ベクトルアドレスレジスタの中にインクレメン
トレジスタを含めてし才ってもよい。この場合、アドレ
ス演算ヲ伴う命令（例えばＬＶＩ（命令）のＩＮＲＮは
なくしてもよい。

また上記実施例では、ベクトル処理装ぬ：５の動作は、
スカラー処理装置３あるいは４から送出された起動信号
によって開始させているが、必ずしもこのようにする必
要はない。すなわち、ベクトル都令バッファ４１及び４
２のそれぞれに、その格納量を示ずカウンタ、あるいは
格納位置を示すポインタを設け、スカラー処理装置３あ
るいは４からそれぞれベクトル命令バッファ４１．４２
にベクトル命令が格納されたことを前記カウンタあるい
はポインタによって検出し、ベクトル処理装置５の動作
開始を自ら制御するようにしてもよい。この場合、いず
れかのベクトル命令バッファに、ベクトル命令が１つで
も格納されたら動作を開始するようにしてもよいし、所
足数のベクトル命令が格納されたら動作を開始するよう
にしてもよい。

また上記冥歴例では、ペクトルナ６令バッファが２個、
命令実行判定回路、命令スタック及び除令実行制御回路
がそれぞれ１個ずつ設けられているが、これら各要素は
適宜単数あるいは複数に変えてもよい。

第１１図は、命令実行判定回路１５３，２５３がそれぞ
れスカラー処理装置３，４に対応して設けられている場
合を示す図、また第１２図は、第１１図に対しさらに命
令スタック１６２，２６２がそれぞれスカラー処理装置
３，４に対応して設けられている場合を示す図、また第
１３図は、第１２図に対し、ざらに命令実行制御回路１
６３　、２６３かそれぞれスカラー処理装置３，４に対
応して設けられた場合をン廖す図、また第１４図は、１
つのベクトル命令バッファ１４０だけを設けた場合を示
す図である。また第１４図を、第１１〜１３あのいずれ
かと組合イつせてもよい。

第１１〜１３図の命令実行判定回路１５３と２５３は、
それぞれ対応するベクトル肺令バッファ４１，４２だけ
からのベクトル命令の実行可否判定を行なうものである
から、ベクトルレジスタ群４３，４４　、ベクトルアド
レスレジスタ５４５．４６及びインクレメントレジスタ
群４７　、４８に対しては対応するものと接続され、ベ
クトル演算器群４９とアドレス演算器群５０に対しては
共通に接続されることは言うまでもない。なお、命令実
行判定回路１５３と２５３が独立に動作すると、ベクト
ル演算器群４９の中の演算器やアドレス加算器群５０の
中の加算器の割当てをめぐって競合が起こるから、両者
の間に優先順位回路を設け、この競合を制御してやる必
要がある。

また上記実施例では、命令実行制御回路６３において、
ベクトルレジスタ群、ベクトルアドレスレジスタ群等を
指定するために使用するＳＮは、命令実行判定回路５３
が、ベクトル命令の送出元であるベクトル命令バッファ
４１，４２に応じて固有のＳＮを付加するようになって
いるが、他の方法でもよい。

すなわち、スカラー処理装置３，４がベクトル処理装置
５にベクトル命令を送出する時、それぞれ固有のＳＮを
付加してもよいし、ベクトル命令バッファがベクトル命
令を格納する時送出元に応じて固有の８Ｎを付加しても
よい。これら２つの方法によれば、第１４図のようにベ
クトル命令バッファが１個の場合でもＳＮを付加するこ
とができる。またベクトル命令バッファが複数設けられ
ている場合は、ベクトル命令バッファの各々に゛ベクト
ル命令を格納する時にそれぞれ固有のＳＮを付加しても
よいし、あるいは、ベクトル命令バッファの各々がベク
トル命令を送出する時にそれぞれ固有の８Ｎを付加して
もよい。また第１１〜１３図の場合には、命令実行判定
回路１５３，２５３がそれぞれ固有の８Ｎを付加しても
よい。また第１１図の場合には、命令スタック６２がベ
クトル命令を格納する時に、送出元に応じた固有のＳＮ
ｉ付加してもよい。また第１２図及び第１３図の場合に
は、命令スタック１６２，２６２がベクトル命令を送出
する時にそれぞれ固有のＳＮを付加してもよい。また第
１２図の場合には、命令実行制御回路６３がベクトル命
令を取込む時に送出元に応じて固有のＳＮｉ付加しても
よい。また第１３図の場合には、命令実行制御回路１６
３，２６３がベクトル命令を取込む時にそれぞれ固有の
８Ｎ％付加してもよい。

なお、第１２図の場合、命令実行制御回路６３はベクト
ル命令の送出元で８Ｎ−ｉ実質的に検出できる。

また第１３図の場合、命令実行制御回路１６３，２６３
の各々で実行されるベクトル命令のＳＮは固定であり、
予め定まっている。従って、第１２図及び第１３図の場
合には、前記したＳＮの付加動作を省略してもよい。

また上記実施例では、ベクトル処理装置５で実行すべき
ベクトル命令は、スカラー処理装置から与える方式をと
っているが、ベクトル処理装置５自らが主記憶装置１か
ら読出すようになっていてもよい。すなわち、ベクトル
命令が格納されている主記憶装置のアドレスをスカラー
処理装置がベクトル処理装置５に与えれば、ベクトル処
理装置５はそれ１牙・でベクトル命令の読出しが可能と
なる。

また上記実施例では、Ｉ、ＩＮ命令やＬＭＡ命令はスカ
ラー処理装置で実行されるが、これらの都令はベクトル
処理装置５で実行してもよい。この場合、これらの命令
は、スカラー処理装置が主記憶装置１から読出してベク
トル処理装置５に与えてもよいし、スカラー処理装置か
ら与えられたアドレスに基づいて、ベクトル命令ととも
にベクトル処理装置５自らが主記憶装置１から続出して
もよい。これらの命令は、ベクトル命令と同様ベクトル
命令バッファに格納し、ベクトル命令と同様の処理を行
なってもよいし、ベクトル命令バッファとは別系統で処
理するようにしてもよい。

また上記実施例では、行列に関するアドレス制御データ
は、アドレスベクトルレジスタ、インクレメントレジス
タから与えられるようになっているが、これらのレジス
タを設けず、命令が先頭アドレスや定数を直接に指定し
てもよい。例えば、ＬＶＲ命令や５ＴＶＲ命令において
は、ベクトルアドレスレジスタ指定部、インクレメント
レジスタ指定部が設けられるか、これらの代りにそれぞ
れ先頭アドレス、定数がセットされていてもよいこのよ
うにすれば、スカラー処理装置は、ＬＩＮＩＮ命令ＭＡ
命令を実行する必要がなくなることはもちろんである。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれば、一つの
ベクトル処理機構に対して複数のスカラー処理機ｍを設
けることにより、ベクトル処理機構の１効利用がはから
れ、ベクトル処理機構の高速処理能力に見合ったスカラ
ー処理能力を備えるデータ処理システムを実現できる。

【図面の簡単な説明】

第１図は本発明の一笑施例の全体構成図、第２図は第１
図におけるベクトル処理装置の詳細構成図、第３図は第
２図における命令実行判定回路５３から送出されるベク
トル命令のフォーマットを示す図、第４〜７図はそれぞ
れ前記命令実行判定回路５３の中のバッファ選択回路、
ベクトルレジスタ選択回路、演算器選択回路、加算器選
択回路を示す図、第８と第９図はそれぞれ第２図におけ
る接続バス選択回路６４　、６５の詳細図、第１０図は
第４図における選択信号発生回路７１の他の例を示す図
、第１１〜１４図はそれぞれ本発明の他の実施例を説明
するための図である。 図において １・・・主記憶装＃１　　２・・・記憶鉤御装置３．４
・・・スカラー処理装置 ５・・・ベク籠・ル処理装置 ２１．３１・・・バッファ記憶装置 ２２．３２・・・浮動小数点レジスタ群２３　、３３・
・・汎用レジスタ群 ２４　、３４・・・ワークレジスタ群 ２５　、３５・・・シフタ　　　２６　、３６・・・宋
除昇器２７．３７・・・加減算器　　２８　、３８・・
・命令レジスタ２９．３９・・・アドレス加算器 ３０　、４０・・・アドレスレジスタ ４１．４２．１４０・・・ベクトル命令バッファ４３　
、４４・・・ベクトルレジスタ群４５．４６・・・ベク
トノレアドレスレジスタ宕羊４７．４８・・・インクレ
メントレジスタ群４９・・・ベクトル演算器群 ５０・・・アドレス演算器群 ５３．１５３，２５３・・・命令実行判定回路５４〜６
１・・・表示回路 ６２．１６２，２６２・・・命令スタック６３，１６３
，２６３・・・命令実行制御回路６４．６５・・・接続
バス選択回路 才３閃 ４７　　　　　　４ゝ オフ０口

Claims (1)

1. 【特許請求の範囲】 （リ　それぞれスカラー処理を行なう複数個のスカラー
   演算機構に対し、当該スカラー演算機構の各々に対応し
   たベクトルレジスタ群と前記スカラー演算機構の各々に
   共通なベクトル演算器群とを含むベクトル演算機構を接
   続したことを特徴とするデータ処理システム。 （２、特許請求の範囲第１項記載のデータ処理システム
   において、前記ベクトル演算機構は、前記スカラー演算
   機構の各々から与えられるベクトル命令を実行すること
   を特徴とするデータ処理システム。