JPH0461390B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明は、ベクトル計算を高速処理するベクト
ル演算機構とスカラー計算を処理するスカラー演
算機構とを有するデータ処理システムに関するも
のである。 〔従来技術〕 連立偏微分方程式などで記述される科学技術計
算を電子計算装置により数値計算で解く場合、計
算装置内部では連立一次方程式を解く問題に帰着
されることが多く、行列またはベクトルの計算を
行なうことが多い。このため、技術計算専用処理
装置ではベクトルの計算を高速に処理する機構を
用意し、技術計算の高速処理を図つている。 このベクトル計算を高速に処理する機構は、従
来、大きく分けて２通りの処理方式に分類するこ
とができる。１つは演算パイプライン方式であ
り、演算器の出力が装置に固有のクロツクピツチ
に得られるように構成し、連続的に処理する方式
である。他の１つは並列処理方式であり、演算器
を複数個（多数個）並べて、互いに独立なベクト
ル要素を並列に処理する方式である。 演算パイプライン方式では、クロツクピツチを
細かくすることにより高速化を図ることができる
が、このクロツクピツチは使用する回路素子の速
度に依存する所が大きい。並列方式では演算器の
数を増すことにより高速化を図ることができる
が、この数は、装置全体の物理的大きさによる制
限から、回路素子の実装密度に依存して上限が抑
えられる。しかし、近年のハードウエア技術の進
歩により、上述の回路素子の速度および回路素子
の実装密度は著しく向上し、上述のクロツクピツ
チの改善度も高く、また並列に接続できる演算器
の数も増大している。 一方、技術計算の問題は、前述のように連立一
次方程式となり、行列あるいはベクトル計算に帰
着するものが多いが、ある技術計算の問題を解く
プログラムのすべてが行列あるいはベクトルの計
算で占められる訳ではなく、例えば連立一次方程
式の係数行列を求めて行く過程など、必ずしも行
列あるいはベクトルの計算にならない部分があ
る。以下では行列あるいはベクトルの計算を簡単
のためにベクトル計算と呼び、その計算を高速に
処理する機構での処理をベクトル処理と呼ぶこと
にする。技術計算プログラムは、ベクトル処理で
きる部分と、そうでない部分があり、その割合は
技術計算の問題そのものに依存する面と、プログ
ラムの書き方に依存する面とがある。ベクトル処
理できない部分の処理は、汎用処理装置で処理さ
れる場合と同じく遂次処理されねばならない。こ
のような処理をスカラー処理と呼ぶことにする。 ところで、従来のベクトル計算の高速処理を図
る技術計算専用処理装置は、ベクトル計算を行な
うベクトル演算機構とスカラー計算を行なうスカ
ラー演算機構とが同一のものであるか、あるいは
互いに独立したベクトル演算機構とスカラー演算
機構とが１つずつある構成となつている。しか
し、前述のように、最近の並列処理技術およびパ
イプライン処理技術の進歩によるベクトル処理速
度の向上は著しく、遂次計算によるスカラー処理
との差が拡大しつつあり、ベクトル処理ではスカ
ラー処理の10〜100倍程度の処理能力をも可能と
なつてきた。このために、スカラー処理の処理速
度が次第に重要になりつつある。例えば、ある技
術計算の90％の部分がベクトル処理でき、その部
分がスカラー処理の100倍の速度で処理されたと
しても、10％の部分がスカラー処理のままであれ
ば、その技術の処理は、全部をスカラー処理した
場合に比し、高々10倍になつたに過ぎない。 これを解決するには、スカラー演算機構の処理
速度を高める必要があるが、スカラー処理は基本
的には遂次処理であるため、その処理速度を向上
させるには限度があり、技術的に困難な問題も多
い。 〔発明の目的〕 本発明の目的は、スカラー演算機構の処理速度
は現状のまゝとして、ベクトル演算機構の高速処
理能力に見合つたスカラー処理能力を実現するこ
とにある。 〔発明の概要〕 前述のように、ある技術計算の問題を解くプロ
グラムのすべてが行列あるいはベクトルの計算で
占められている訳ではないため、ベクトル演算機
構が常時動作中ということはまずなく、現実には
空時間が多く発生する。そこで、本発明は１つの
ベクトル演算機構に対してスカラー演算機構を複
数個用意し、各スカラー演算機構でベクトル演算
機構を共用することにより、ベクトル演算機構の
高速処理能力に見合つたスカラー処理能力を実現
するものである。 〔発明の実施例〕 第１図は、本発明を適用した科学技術計算専用
処理装置のブロツク図を示す。本処理装置は、主
記憶装置１、記憶制御装置２、それぞれスカラー
演算機構としてのスカラー処理装置３と４、ベク
トル演算機構としてのベクトル処理装置５より構
成される。スカラー処理装置３と４は多重処理構
成となつていて、ベクトル処理装置５の高速処理
能力に見合つたスカラー処理能力を実現するよう
になつている。スカラー処理装置３と４はそれぞ
れ独立のタスクを処理するが、その途中でベクト
ル処理を行なわなければならなくなつた場合に
は、それをベクトル処理装置５に任せるようにな
つている。 記憶制御装置２とスカラー処理装置３，４、ベ
クトル処理装置５との間には、それぞれアドレス
を転送するための信号線６，７，８、書込みデー
タあるいは読出しデータを転送するための信号線
９，１０，１１が接続されている。スカラー処理
装置３，４あるいはベクトル処理装置５がその処
理の途中で主記憶装置１に対するアクセスが必要
になると、それぞれ記憶制御装置２にアクセス要
求を出す。記憶制御装置２は所定の優先順位に従
つて１つのアクセス要求を受付け、その処理装置
と主記憶装置１との間の通信路を確立する。そし
て主記憶装置１は、アクセス要求が書込みの場合
には与えられたアドレスに与えられたデータを書
込む。またアクセス要求が読出しの場合には、与
えられたアドレスからデータを読出す。 さて、スカラー処理装置３，４は、それぞれバ
ツフア記憶装置２１，３１、浮動小数点レジスタ
２２，３２汎用レジスタ２３，３３、ワークレジ
スタ２４，３４、シフタ２５，３５、乗除算器２
６，３６、加減算器２７，３７、命令レジスタ２
８，３８、アドレス加算器２９，３９、アドレス
レジスタ３０，４０などからなる。このような構
成のスカラー処理装置３，４は、この分野でよく
知られたものであり、これ以上の詳細な説明は省
略する。 一方、ベクトル処理装置５は、第２図に詳細を
示すように、スカラー処理装置３と４に対応して
設けられたベクトル命令バツフア４１，４２、ベ
クトルレジスタ群４３，４４、ベクトルアドレス
レジスタ群４５，４６、インクリメントレジスタ
群４７，４８やスカラー処理装置３と４に共通に
設けられたベクトル演算器群４９、アドレス加算
器５０などから成る。 ベクトルレジスタ群４３，４４は、４３につい
てだけ詳細に示してあるが、それぞれ16個のベク
トルレジスタVR０〜VR１５から構成され、各
ベクトルレジスタは64個のベクトル要素が格納で
きるようになつている。またベクトルアドレスレ
ジスタ群４５，４６は、４５についてだけ詳細に
示してあるが、それぞれ16個のベクトルアドレス
レジスタVAR０〜VAR１５から構成される。ま
たインクレメントレジスタ群４７，４８は、４７
についてだけ詳細に示してあるが、それぞれ16個
のインクレメントレジスタINR０〜INR１５か
ら構成される。またベクトル演算器群４９は、８
個の演算器AL０〜AL７から構成され、それぞれ
の演算器は、加算器や乗算器や除算器などのよう
な演算器機能を有するものである。またアドレス
加算器群５０は、16個の加算器AA０〜AA１５
から構成される。 前記したように、スカラー処理装置３と４とは
多重動作を行ない、従来の多重処理装置システム
のように主記憶装置１を共有して動作する。先ず
スカラー処理装置３で次のプログラムが実行され
る場合を考えてみる。 DO 10 Ｉ＝１，100 10 Ａ(I)＝Ｂ(I)＋Ｃ(I) これは機械語では以下のように１つのLIN
（Load Inclement）命令と３つのLMA（Load
Multiple Address）命令と１つのEXVP
（Execute Vector Processor）命令に展開され、
スカラー処理装置３でそれぞれ実行される。 LIN INR０，INR２，INR４ ：インクレメントレジスタINR０，INR２，
INR４にそれぞれ定数をセツトすることを
指令。 LMA VAR０ ：行列Ａの先頭アドレスをベクトルアドレスレ
ジスタVAR０にセツトすることを指令。 LMA VAR２ ：行列Ｂの先頭アドレスをベクトルアドレスレ
ジスタとVAR２にセツトすることを指令。 LMA VAR４ ：行列Ｃの先頭アドレスをベクトルアドレスレ
ジスタとVAR４にセツトすることを指令。 EXVP Ｘ ：主記憶装置１のアドレスＸからベクトル命令
列を読出してそれをベクトル処理装置５に送
出するとともにベクトル処理装置５を起動す
ることを指令。 上記により、行列Ａ，Ｂ，Ｃに関するアドレス
制御データがベクトル処理装置５内のベクトルア
ドレスレジスタ群４５とインクレメントレジスタ
群４７の中にセツトされ、またベクトル命令列の
読出しが行なわれる。このベクトル命令列は、以
下のように、２つのLVR（Load Vector
Register）命令と１つのVEA（Vector
Elementwise Add）命令と１つのSTVR（Store
Vector Register）命令とからなつている。 LVR VR２，VAR２，INR２ ：ベクトルアドレスレジスタVAR２とインク
レメントレジスタINR２にそれぞれセツト
された行列Ｂの先頭アドレスと定数とに基づ
いて主記憶装置１のアドレスを作成し、そこ
から行列Ｂのデータを読出し、それをベクト
ルレジスタVR２にセツトすることを指令。 なお、前記定数はアドレスの増分値として使用
されるものであり、以下同様とする。 LVR VR４，VAR４，INR４ ：ベクトルアドレスレジスタVAR４とインク
レメントレジスタINR４にそれぞれセツト
された行列Ｃの先頭アドレスと定数とに基づ
いて主記憶装置１のアドレスを作成し、そこ
から行列Ｃのデータを読出し、それをベクト
ルレジスタVR４にセツトすることを指令。 VEA VR６，VR２，VR４ ：ベクトルレジスタVR２とVR４からそれぞ
れ行列ＢとＣを読出し、両者の加算を行なつ
て結果をベクトルレジスタVR６にセツトす
ることを指令。 STVR VR６，VAR０，INR０ ：ベクトルレジスタVR６からデータを読出
し、それをベクトルアドレスレジスタVAR
０とインクレメントレジスタINR０にそれ
ぞれセツトされた行列Ａの先頭アドレスと定
数に基づいて作成した主記憶装置１のアドレ
スに書込むことを指令。 これらベクトル命令はそれぞれ命令レジスタ２
８、信号線５１を介してベクトル処理装置５のベ
クトル命令バツフア４１に送出される。このベク
トル命令バツフア４１はフアーストインフアース
トアウト（FIFO）形式のものである。 またこの時、スカラー処理装置４において次の
プログラムが実行されるとする。 DO 10 Ｉ＝１，100 10 Ｄ(I)＝Ｅ(I)＊Ｆ(I) これは前と同様、機械語では、以下のように１
つのLIN（Load Inclement）命令と３つのLMA
（Lood Multiple Address）命令と１つのEXVP
（Execute Vector Processor）命令に展開され、
スカラー処理装置４でそれぞれ実行される。 LIN INR１，INR３，INR５ ：インクレメントレジスタINR１，INR３，
INR５にそれぞれ定数をセツトすることを
指令。 LMA VAR１ ：行列Ｄの先頭アドレスをベクトルアドレスレ
ジスタVAR１にセツトすることを指令。 LMA VAR３ ：行列Ｅの先頭アドレスをベクトルアドレスレ
ジスタVAR３にセツトすることを指令。 LMA VAR５ ：行列Ｆの先頭アドレスをベクトルアドレスレ
ジスタVAR５にセツトすることを指令。 EXVP Ｙ ：主記憶装置１のアドレスＹからベクトル命令
列を読出してそれをベクトル処理装置５に送
出するとともにベクトル処理装置５を起動す
ることを指令。 上記により、行列Ｄ，Ｅ，Ｆに関するアドレス
制御データがベクトル処理装置５内のベクトルア
ドレスレジスタ群４６とインクレメントレジスタ
群４８の中にセツトされ、またベクトル命令列の
読出しが行なわれる。このベクトル命令列は、以
下のように、２つのLVR（Lood Vecter
Register）命令と１つのVEM（Vector
Elementwise Multiply）命令と１つのSTVR
（Store Vector Register）命令とからなつてい
る。 LVR VR３，VAR３，INR３ ：ベクトルアドレスレジスタVAR３とインク
レメントレジスタINR３にそれぞれセツト
された行列Ｅの先頭アドレスと定数とに基づ
いて主記憶装置１のアドレスを作成し、そこ
から行列Ｅのデータを読出し、それをベクト
ルレジスタVR３にセツトすることを指令。 LVR VR５，VAR５，INR５ ：ベクトルアドレスレジスタVAR５とインク
レメントレジスタINR５にセツトそれぞれ
された行列Ｆの先頭アドレスと定数とに基づ
いて主記憶装置１のアドレスを作成し、そこ
から行列Ｆのデータを読出し、それをベクト
ルレジスタVR５にセツトすることを指令。 VEM VR７，VR３，VR５ ：ベクトルレジスタVR３とVR５からそれぞ
れ行列ＥとＦを読出し、両者の乗算を行なつ
て結果をベクトルレジスタVR７にセツトす
ることを指令。 STVR VR７，VAR１，INR１ ：ベクトルレジスタVR７からデータを読出
し、それをベクトルアドレスレジスタVAR
１とインクレメントレジスタINR１にそれ
ぞれセツトされた行列Ｄの先頭アドレスと定
数に基づいて作成した主記憶装置１のアドレ
スに書込むことを指令。 これらベクトル命令はそれぞれ命令レジスタ３
８、信号線５２を介してベクトル処理装置５のベ
クトル命令バツフア４２に送出される。このベク
トル命令バツフア４２もFIFO形式である。 次にベクトル処理装置５の動作を説明する。上
記のようにしてベクトル命令が入力されたベクト
ル命令バツフア４１，４２に対し、命令実行判定
回路５３は、交互にその先頭取出し位置から１つ
のベクトル命令を取出し、それが実行可能かどう
かを判定する。すなわち、ベクトルレジスタ群４
３，４４、ベクトルアドレスレジスタ群４５，４
６、インクレメントレジスタ群４７，４８、ベク
トル演算器群４９、アドレス加算器群５０には、
それぞれ個々のレジスタや演算器や加算器が使用
中であるかどうかを表示する表示子群を備えた表
示回路５４〜６１が設けられている。命令実行判
定回路５３は、これら表示回路５４〜６１を参照
することにより、取出したベクトル命令で指定さ
れたレジスタやそのベクトル命令で指定された演
算を行なうための演算器、さらに加算器が空いて
いるかどうかを調べ、必要なものが全て空いてい
ることを検出すると、そのベクトル命令は実行可
能であると判定する。そしてその場合には、その
ベクトル命令で使用するレジスタ、演算器、加算
器に対応する表示回路の表示子を、それらが使用
中を表示するようにセツトし、そのベクトル命令
をFIRO形式の命令スタツク６２に送出する。ま
た必要なものが空いていないことを検出すると、
そのベクトル命令は実行不可能と判定し、そのベ
クトル命令を送出元のベクトル命令バツフア４１
あるいは４２の先頭取出し位置に戻す。命令実行
判定回路５３は、１つのベクトル命令についての
実行可否判定を終えると、新新たなベクトル命令
をベクトル命令バツフア４１あるいは４２から取
出し、前と同様の動作を行なう。このようにして
命令スタツク６２には、ベクトル命令バツフア４
１と４２から取出された実行可能なベクトル命令
が混在する形でスタツクされる。 第３図は、命令実行判定回路５３から命令スタ
ツク６２に送出されるベクトル命令のフオーマツ
トを示している。図において、OPは演算の種類
を表わすオペレーシヨンコード、VRN１〜３は
ベクトルレジスタを指定するベクトルレジスタ指
定部、VARNはベクトルアドレスレジスタを指
定するベクトルアドレスレジスタ指定部、INRN
はインクレメントレジスタを指定するインクレメ
ントレジスタ指定部である。なお、ベクトル命令
によつては、ベクトルアドレスレジスタ等を使用
しないもの（例えば前記VEA命令）があり、そ
の場合には、該当の指定部は存在しない。以下、
説明の都合上、特に説明のない限り、VRN１〜
３は全て存在するもとして扱う。 さて、OP，VRN１〜３，VARN，INRNは
ベクトル命令バツフア４１あるいは４２から送出
されたものをそのまま出力したものである。
ALNとAANは、共に命令実行判定回路５３で新
たに付加されたもので、この回路で新たにセツト
した表示子に対応する演算器を指定する演算器指
定部、アドレス演算器指定部である。SNは、そ
のベクトル命令がいずれのベクトル命令バツフ
ア、すなわちいずれのスカラー処理装置から送出
されたものであるかを表示するスカラー指定部
で、これも命令実行判定回路５３で新たに付加さ
れたものである。 命令スタツク６２の中のベクトル命令は、１つ
ずつ命令実行制御回路６３へ送出される。命令実
行制御回路６３へ送出されたベクトル命令は、そ
の実行に必要なハードウエアリソースが全てリザ
ーブされているので、待つことなく実行される。 すなわち命令実行制御回路６３は、実行すべき
ベクトル命令がLVR命令やSTVR命令の場合に
は、OP，VRN１〜３のうちのいずれか（LVR
命令やSTVR命令では１つのベクトルレジスタ
だけが使用され、ここではそれをVRN１で指定
するものとする）及びSNを接続パス選択回路６
４に送出し、またVARN，INRN，AAN及び
SNを接続パス選択回路６５に送出する。接続パ
ス選択回路６４は、SNで指定されたスカラー処
理装置側のベクトルレジスタ群の中のVRN１に
よつて指定されるベクトルレジスタと信号線１１
との間の接続パスを選択し、それを活性化する。
一方、接続パス選択回路６５は、AANにより指
定されるアドレス加算器群５０の中の１つの加算
器と、SNで指定されたスカラー処理装置側のベ
クトルアドレスレジスタ群、インクレメントレジ
スタ群の中のそれぞれVARN，INRNにより指
定される１つのベクトルアドレスレジスタ、イン
クレメントレジスタとの間の接続パスを選択し、
それを活性化する。この後命令実行制御回路６３
は、アドレス演算器群５０の中のAANにより指
定される１つの加算器に起動をかけ、記憶制御装
置２との間の信号線８にアドレスを出力させる。
このようにして、主記憶装置１から記憶制御装置
２と信号線１１を介して１つのベクトルレジスタ
にデータが読出されたり、あるいはその逆方向へ
データが転送される。 また命令実行制御回路６３は、実行すべきベク
トル命令がVEA命令やVEM命令の場合には、
OP，VRN１〜３，ALN及びSNを接続パス選択
回路６２に送出する。接続パス選択回路６４は、
SNで指定されたスカラー処理装置側のベクトル
レジスタ群の中のVR１〜３によつて指定される
３つのベクトルレジスタと、ベクトル演算器群４
９の中のALNによつて指定される１つの演算器
との間の接続パスを選択し、それを活性化する。
この後命令実行制御回路６３は、ベクトル演算器
群４９の中のALNにより指定される１つの演算
器に起動をかけ、所望のベクトルレジスタに演算
結果を格納させる。 接続パス選択回路６４と６５は、それぞれ同時
に複数の接続パスを活性化できる。これによつて
命令実行制御回路６３は、命令スタツク６２から
与えられたベクトル命令の実行を次々と開始し、
複数のベクトル命令が同時に実行される。 以上により、スカラー処理装置３から発行され
た前述のLVR VR２ VAR２ INR２，LVR
VR４ VAR４ INR４なる各命令と、スカラー
処理装置４から発行された前述のLVR VR３
VAR３ INR３，LVR VR５ VAR５ INR
５なる各命令は、互いに異なる群の中のベクトル
レジスタ、ベクトルアドレスレジスタ、インクレ
メントレジスタを使うものであるから、アドレス
加算器群５０の中の加算器が空いていれさえすれ
ば全て同時に実行することができる。また同様に
してVEA VR６ VR２ VR４，VEM VR７
VR３ VR５なる両命令も、互いに異なるベ
クトルレジスタ、演算器を使うものであるから同
時に実行することができる。 第４〜７図は、それぞれ前記命令実行判定回路
５３の中に設けられた回路を示す。以下それぞれ
説明する。なお第４〜７図において、太い線と細
い線が使い分けられているが、前者は複数ビツト
線、後者は１ビツト線を示す。また太い線に接続
されたアンド回路、オア回路は、それぞれ複数の
アンドゲート、オアゲートから成るものとする。 第４図は、ベクトル命令バツフア４１と４２か
らのベクトル命令を選択的に取出すためのバツフ
ア選択回路７０を示す図である。 第４図において、７１は信号線７６と７７に対
しそれぞれ“１”と“０”、あるいは“０”と
“１”の組合せの信号を出力する選択信号発生回
路、７３はオア回路である。また選択信号発生回
路７１の中において、１０１と１０２はそれぞれ
信号線５１，５２を介して与えられる信号をデコ
ードし、それがベクトル処理装置５の起動を示し
ていたら出力をを発生するデコーダ、Ｆ１とＦ２
はそれぞれスカラー処理装置３，４に対応して設
けられたフリツプフロツプ、Ｒ３はＴ端子に信号
が入力される毎に内部状態が反転するトリガラブ
ルフリツプフロツプ、Ａ１０１とＡ１０２はその
出力端子がそれぞれ信号線７６，７７に接続され
たアンドゲート、OR１０１，OR１０２及びOR
１０３はオアゲートである。トリガラブルフリツ
プフロツプＦ３のＴ端子には、１つのベクトル命
令の実行可否判定が終る毎に信号が与えられるよ
うなつている。 このバツフア選択回路７０の動作は次の通りで
ある。今、スカラー処理装置３から前記起動信号
が与えられると、ベクトル処理装置５の動作を開
始させるための信号STARTがオアゲートOR１
０３から出力されるとともに、フリツプフロツプ
Ｆ１がセツトされる。そして、トリガラブルフリ
ツプフロツプＦ３がセツトされているかあるいは
フリツプフロツプＦ２がリセツトされていること
を条件にアンドゲートＡ１０１がオンとなり、信
号線７６と７７にはそれぞれ“１”と“０”が出
力される。これによつてベクトル命令バツフア４
１に信号線７６を介して“１”が送出され、処理
すべきベクトル命令はベクトル命令バツフア４１
から取出されるよう制御される。 スカラー処理装置４から前記起動信号が与えら
れない限り、前記の状態が続き、ベクトル命令が
連続的にベクトル命令バツフア４１から取出され
る。ここで、スカラー処理装置４から起動信号が
与えられると、フリツプフロツプＦ２がセツトさ
れる。これにより、アンドゲートＡ１０１がオン
となるのはトリガラブルフリツプフロツプＦ３が
セツトされている時のみとなり、それがリセツト
されている時はアンドゲートＡ１０２がオンとな
る。アンドゲートＡ１０２がオンとなつた時に
は、ベクトル命令バツフア４２に信号線７７を介
して“１”が送出され、処理すべきベクトル命令
はベクトル命令バツフア４２から取出されるよう
に制御される。このようにして、スカラー処理装
置３と４の両方から起動信号が与えられた後は、
ベクトル命令バツフア４１と４２は交互に選択さ
れるようなつている。 ベクトル命令バツフア４１あるいは４２から取
出されたベクトル命令は、オア回路７３を介して
信号線７５に出力れる。信号線７５に現われるベ
クトル命令は、ベクトル命令バツフアに格納され
ていた時と同じフオーマツトであり、これは第３
図におけるOP，VRN１〜３，VARN，INRN
から成る。また信号線７６に現われる信号は、第
３図におけるSNとなる。この場合のSNは“１”、
“０”の時にそれぞれスカラー処理装置３，４を
指定する。 次に第５図は、ベクトル命令のVRN１，２あ
るいは３によつて指定されたベクトルレジスタが
空いているかどうかを検出し、空いていたらそれ
を選択するためのベクトルレジスタ選択回路８０
を示す図である。このベクトルレジスタ選択回路
８０は、VRN１，２，３の各々に対応して１個
ずつ設けられている。ここではVRN１に対応し
たベクトルレジスタ選択回路について説明する。
図において、８１と８２は、第４図の信号線７９
に出力されたSNが入力されるアンド回路、８３
はオア回路である。この場合のアンド回路，オア
回路は両方向に信号を伝える機能を持つように構
成されているものとする。Ａ０〜Ａ３１はそれぞ
れアンドゲート、OR１はオアゲートである。ア
ンドゲートＡ０〜Ａ１５の入力側に付けられた〇
印は、入力信号を反転して取込むことを表わし、
以下の図でも同様とする。８４は第４図の信号線
７５に出力されたVRN１をデコードしてアンド
ゲートＡ０〜Ａ１５のいずれかに“１”を出力す
るデコーダである。 第５図の回路によれば、SNが“１”、“０”の
時、それぞれ表示回路５４，５５の表示子群の出
力がオア回路８３から出力される。VRN１で指
定されたベクトルレジスタに対応する表示子がセ
ツトされていない（対応のベクトルレジスタが空
いている）時、信号線８５に信号が出力される。
なお、この状態で信号Ｓ０が与えられると、表示
回路５４あるいは５５の中の選択されたベクトル
レジスタに対応する表示子が、アンドゲートＡ１
６〜Ａ３１のうちの対応するものを介してセツト
される。 ベクトル命令によつて指定されたベクトルアド
レスレジスタが空いているかどうかを検出し、空
いていたらそれを選択するためのベクトルアドレ
スレジスタ選択回路や、ベクトル命令によつて指
定されたインクレメントレジスタが空いているか
どうかを検出し、空いていたらそれを選択するた
めのインクレメントレジスタ選択回路は、第５図
と類似したものとなつている。すなわち、これら
は表示回路５４の部分に表示回路５６や５８、表
示回路５５の部分に表示回路５７や５９が設けら
れ、デコーダ７４がVARNやINRをデコードす
るようになつていて、他の部分は同じである。 第６図は、ベクトル命令のOPによつて指定さ
れた演算を行なうための演算器が空いているかど
うかを検出し、空いていたらそれを選択するため
の演算器選択回路９０を示す図である。図におい
て、Ａ３２〜Ａ４７はアンドゲート、OR２はオ
アゲート、９１は信号線７５に出力されたOPを
デコードするデコーダ、９２はアンドゲートＡ３
２〜Ａ３９のいずれかに出力された信号に基づい
てALNを発生するエンコーダである。ここで注
意したいのは、デコーダ９１の出力信号のあるも
のは、複数のアンドゲートに接続されていて、さ
らにこれらアンドゲートが“１”を出力するのに
優先順位を持つように接続されている点である。
これは、同種の演算を行なうための演算器が複数
用意されており、これらが所定の優先順位に従つ
て割当てられることを意味するものである。図で
は、アンドゲートＡ３２〜Ａ３４の部分がそれに
該当し、アンドゲートＡ３２が最も優先順位が高
く、アンドゲートＡ３４が最も低い。 第６図の回路によれば、OPで指定された種類
の演算を行なうための演算器（これが複数存在す
る場合には、優先順位の高い演算器）に対応する
表示回路６０の中の表示子セツトされていない時
信号線９３に信号が出力され、また信号線９４に
はALNが出力される。なお、この状態で信号Ｓ
０が与えられると、表示回路６０の中の選択され
た演算器に対応する表示子が、アンドゲートＡ４
０〜Ａ４７のうちの対応するものを介してセツト
される。 次に第７図は、アドレス加算器群５０の中から
空いている１つの加算器を選択するための加算器
選択回路１００を示す図である。図において、Ｎ
はインバータ、Ａ５１〜Ａ８１はアンドゲート、
OR３はオアゲート、１０１はインバータＮ、ア
ンドゲートＡ５１〜Ａ６５のいずれかに出力され
た信号に基づいてAANを発生するエンコーダで
ある。ここで注意したいのは、インバータＮ、ア
ンドゲートＡ５１〜Ａ６５が“１”を出力するの
に優先順位を持つように接続されている点であ
る。これは、各加算器が所定の優先順位に従つて
割当てられることを意味する。図では、一番左側
のインバータＮが最も優先順位が高く、右側にい
く程低くなつている。 第７図の回路によれば、加算器が１つでも空い
ていれば信号線１０２に信号が出力され、選択さ
れた加算器に対応するAANが信号線１０３に出
力される。なお、この状態で信号Ｓ０が与えられ
ると、表示回路６１の中の選択された加算器に対
応する表示子が、アンドゲートＡ６６〜Ａ８１の
うちの対応するものを介してセツトされる。 命令実行判定回路５３は、ベクトルレジスタ選
択回路、ベクトルアドレスレジスタ選択回路、イ
ンクレメントレジスタ選択回路、加算器選択回
路、加算器選択回路の中のそれぞれオアゲート
OR１，OR２，OR３から“１”が出力された
時、ベクトル命令は実行可能と判定する。この場
合、信号７５，７６，９４，１０３から得られて
いる信号で第３図のフオーマツトのベクトル命令
を作成し、それを命令スタツク６２に送出する。
そしてその後、信号Ｓ０を発生することによつ
て、表示回路５４〜６１の中の所定の表示子をセ
ツトし、さらにその後ベクトル命令バツフア４１
あるいは４２からの新たなベクトル命令の取込み
を行なう。 第８図は、接続パス制御回路６４をより詳しく
説明するための図である。図において、ベクトル
レジスタ群４３と４４の中の全てのベクトルレジ
スタとベクトル演算器群４９の中の全ての演算器
と信号線１１との間にはそれぞれ接続パスLNが
設けられている。１１１〜１１３は、それぞれ命
令実行制御回路６３から与えられたVRN１，
ALNとSN、VRN２，ALNとSN、VRN３，
ALNとSNをデコードし、それぞれ１つの接続パ
スLNを活性化するための信号を発生するデコー
ダである。１１４は命令実行制御回路６３から与
えられたOPをデコードし、デコーダ１１１〜１
１３のうちの必要なものを作動状態にするための
信号を発生するデコーダである。 第９図は、接続パス制御回路６５をより詳しく
説明するための図である。図において、ベクトル
アドレスレジスタ群４５と４６の中の全てのベク
トルアドレスレジスタとインクレメントレジスタ
群４７と４８の中の全てのインクレメントレジス
タとアドレス加算器群５０の中の全ての加算器と
の間にはそれぞれ接続パスLNが設けられてい
る。１２１，１２２は、それぞれ命令実行制御回
路６３から与えられたVARN，AANとSN、
INR，AANとSNをデコードし、それぞれベク
トルアドレスレジスタと加算器との間、インクレ
メントレジスタと加算器との間の１つの接続パス
LNを活性化するための信号を発生するデコーダ
である。 以上、本発明の一実施例について説明したが、
本発明は上記実施例に限ることなく種々の変形が
可能である。 例えばスカラー処理装置の数、ベクトルレジス
タ群４３と４４の中のベクトルレジスタの数、１
つのベクトルレジスタに格納されるベクトル要素
の数、ベクトルアドレスレジスタ４５と４６の中
のベクトルアドレスレジスタの数、インクレメン
トレジスタ群４７と４８の中のインクレメントレ
ジスタの数、ベクトル演算器群４９の中の演算器
の数、アドレス加算器群５０の中の加算器の数等
はそれぞれ種々変えることができる。 また、第４図のバツフア選択回路７０は、スカ
ラー処理装置３と４の両方から起動信号が与えら
れた後は、ベクトル命令バツフア４１，４２から
交互に１つずつベクトル命令を取出すようになつ
ているが、この取出し方法はこれに限定されな
い。例えば、ある期間においてはいずれか一方の
ベクトル命令バツフアのみからベクトル命令を取
出すようにしてもよいし、またベクトル命令バツ
フアが３個以上ある場合には、所定の優先順位に
従つて取出すようにしてもよい。 第１０図は、ある期間において一方のベクトル
命令バツフアのみからベクトル命令を取出す場合
における第４図の選択信号発生回路７１の例を示
すものである。図において、２０１と２０２はそ
れぞれスカラー処理装置３，４から信号線５１，
５２を介して与えられる信号をデコードし、それ
がベクトル処理装置５の起動を示していたら出力
を発生するデコーダ、Ａ２０１とＡ２０２はアン
ドゲート、Ｆ１１とＦ１２はそれぞれスカラー処
理装置３，４に対応して設けられたフリツプフロ
ツプ、OR２００はオアゲートである。フリツプ
フロツプＦ１１，Ｆ１２の“１”出力端子には信
号線７６，７７が接続されている。なお第１０図
において、太い線、細い線については第４〜７図
の場合と同じである。 今、スカラー処理装置３から前記起動信号が与
えられると、ベクトル処理装置５の動作を開始す
るための信号STARTがオアゲートOR２００か
ら出力されるとともに、フリツプフロツプＦ１２
がリセツトされていることを条件にアンドゲート
Ａ２０１がオンとなつてフリツプフロツプＦ１１
がセツトされる。これによつて信号線７６を介し
て命令バツフア４１に“１”が送出され、処理す
べきベクトル命令はベクトル命令バツフア４１か
ら取出されるよう制御される。以後、スカラー処
理装置４から前記起動信号が与えられても、フリ
ツプフロツプＦ１１がセツトされているからアン
ドゲートＡ２０２はオンとならず、またフリツプ
フロツプＦ１２もセツトされない。従つてベクト
ル命令は連続的にベクトル命令バツフア４１から
取出される。信号STARTによつて開始されたベ
クトル命令バツフア４１内の一連のベクトル命令
列に基づくベクトル処理が終ると、第２図の命令
実行制御回路６３から与えられたベクトル処理終
了信号ENDにより、フリツプフロツプＦ１１は
リセツトされる。 スカラー処理装置４から前記起動信号が与えら
れた場合には、前記と同様にして、ベクトル命令
はベクトル命令バツフア４２から選択的に取出さ
れ、ベクトル命令バツフア４２内の一連のベクト
ル命令列に基づくベクトル処理が行なわれる。 なお第１０図の選択信号発生回路は、スカラー
処理装置３と４が同時に起動信号を出した場合、
フリツプフロツプＦ１１とＦ１２が同時にセツト
されてしまうおそれがある。これを防止する方法
としては、スカラー処理装置３と４のそれぞれ
に、それぞれが信号線５１，５２に起動信号を送
出する時の優先順位を制御するための回路を設置
する方法、信号線５１と５２の途中に前記優先順
位を制御するための回路を設置する方法、優先順
位を低くしたいスカラー処理装置側のデコーダ２
０１あるいは２０２の出力側に遅延回路を設ける
方法等がある。 また上記実施例では、命令実行判定回路５３
は、実行不可能と判定したベクトル命令を、送出
元のベクトル命令バツフア４１あるいは４２の先
頭取出し位置に戻すようになつているが、これ
は、次のようにしてもよい。すなわち、命令実行
判定回路５３は、実行不可能と判定したベクトル
命令を保持するとともに、このベクトル命令の送
出元のベクトル命令バツフアからの以後の取出し
を禁止し、他のベクトル命令バツフアからの取出
しを連続的に行なうように、第４図の選択信号発
生回路７１を制御する。そして適当な時間が経過
したら、あるいは適当な数のベクトル命令の実行
可否判定を行なつたら、保持してあつたベクトル
命令を再び実行可能かどうか判定し、実行可能の
時は、通常通り、そのベクトル命令を命令スタツ
クク６２に送出するとともに、前記禁止を解除し
て、正規の方法によりベクトル命令バツフアを選
択するように選択信号発生回路７１を制御する。
再び実行不可能であつたら、再びベクトル命令を
保持し、前と同じ動作を繰り返す。 また上記実施例では、命令スタツク６２が設け
られているが、これの設置により次のような制御
が可能になる。すなわち、命令スタツク６２の中
に格納したベクトル命令が何らかの都合で実行不
要となつた場合、それを命令スタツク６２の中で
キヤンセル処理することにより、命令実行制御回
路６３で実行されないようにすることができる。
前記キヤンセル処理は、命令スタツク６２の中に
格納するベクトル命令にその有効性を示すビツト
を付加することにより行なうことができる。この
場合、命令スタツク６２内の全てのベクトル命令
についてキヤンセル要求があれば、全てのベクト
ル命令の有効性ビツトをリセツトする。またスカ
ラー処理装置、ベクトルレジスタ、ベクトルアド
レスレジスタ、インクレメントレジスタ、演算器
あるいは加算器を指定してキヤンセル要求があれ
ば、それぞれ指定されたSN、VRN１〜３，
VARN，INR，ALN，AANを持つベクトル命
令の有効性ビツトをリセツトする。 以上は、命令スタツク６２を設置した場合の制
御の一例であるが、命令スタツク６２は省略する
こともできる。すなわち、命令実行判定回路５３
から送出されたベクトル命令はすぐに実行できる
ものであるから、命令実行制御回路６３はそれを
直接受取つてすぐに実行すればよい。この場合に
は、命令実行判定回路５３と命令実行制御回路６
３はそれぞれ独立になつていなくてもよい。 また上記実施例では、ベクトル演算器群４９及
びアドレス加算器群５０の中の各演算器、各加算
器はスカラー処理装置３及び４の両方から発行さ
れたベクトル命令で使用されるようになつている
が、特定の演算器あるいは加算器については、特
定のスカラー処理装置で発行されたベクトル命令
のみ使用されるようになつていてもよい。これ
は、第６図の演算器選択回路９０あるいは第７図
の加算器選択回路１００において第４図の信号線
７６に得られるSNが所定の場合のみ、それぞれ
特定の演算器、加算器を割当てるように制御すれ
ばよい。 また上記実施例では、アドレス演算のために専
用のアドレス加算器群５０が設けられているが、
これを省略することもできる。すなわち、ベクト
ルアドレスレジスタ群４５と４６、インクレメン
トレジスタ群４７と４８、信号線８を接続パス選
択回路６４に接続し、アドレス加算器群５０で行
なつていたアドレス演算をベクトル演算器群４９
の中の適当な演算器で行なうようにすればよい。 また上記実施例では、ベクトルアドレスレジス
タ群４５，４６は、それぞれインクレメントレジ
スタ群４７，４８と独立になつているが、一体と
なつていてもよい。すなわち、ベクトルアドレス
レジスタの中にインクレメントレジスタを含めて
しまつてもよい。この場合、アドレス演算を伴う
命令（例えばLVR命令）のINRはなくしてもよ
い。 また上記実施例では、ベクトル処理装置５の動
作は、スカラー処理装置３あるいは４から送出さ
れた起動信号によつて開始させているが、必ずし
もこのようにする必要はない。すなわち、ベクト
ル命令バツフア４１及び４２のそれぞれに、その
格納量を示すカウンタ、あるいは格納位置を示す
ポインタを設け、スカラー処理装置３あるいは４
からそれぞれベクトル命令バツフア４１，４２に
ベクトル命令が格納されたことを前記カウンタあ
るいはポインタによつて検出し、ベクトル処理装
置５の動作開始を自ら制御するようにしてもよ
い。この場合、いずれかのベクトル命令バツフア
に、ベクトル命令が１つでも格納されたら動作を
開始するようにしてもよいし、所定数のベクトル
命令が格納されたら動作を開始するようにしても
よい。 また上記実施例では、ベクトル命令バツフアが
２個、命令実行判定回路、命令スタツク及び命令
実行制御回路がそれぞれ１個ずつ設けられている
が、これら各要素は適宜単数あるいは複数に変え
てもよい。 第１１図は、命令実行判定回路１５３，２５３
がそれぞれスカラー処理装置３，４に対応して設
けられている場合を示す図、また第１２図は、第
１１図に対しさらに命令スタツク１６２，２６２
がそれぞれスカラー処理装置３，４に対応して設
けられている場合を示す図、また第１３図は、第
１２図に対し、さらに命令実行制御回路１６３，
２６３がそれぞれスカラー処理装置３，４に対応
して設けられた場合を示す図、また第１４図は、
１つのベクトル命令バツフア１４０だけを設けた
場合を示す図である。また第１４図を第１１〜１
３図のいずれかと組合わせてもよい。 第１１〜１３図の命令実行判定回路１５３と２
５３は、それぞれ対応するベクトル命令バツフア
４１，４２だけからのベクトル命令の実行可否判
定を行なうものであるから、ベクトルレジスタ群
４３，４４、ベクトルアドレスレジスタ群４５，
４６及びインクレメントレジスタ群４７，４８に
対しては対応するものと接続され、ベクトル演算
器群４９とアドレス演算器群５０に対しては共通
に接続されることは言うまでもない。なお、命令
実行判定回路１５３と２５３が独立に動作する
と、ベクトル演算器群４９の中の演算器やアドレ
ス加算器群５０の中の加算器の割当てをめぐつて
競合が起こるから、両者の間に優先順位回路を設
け、この競合を制御してやる必要がある。 また上記実施例では、命令実行制御回路６３に
おいて、ベクトルレジスタ群、ベクトルアドレス
レジスタ群等を指定するために使用するSNは、
命令実行判定回路５３が、ベクトル命令の送出元
であるベクトル命令バツフア４１，４２に応じて
固有のSNを付加するようになつているが、他の
方法でもよい。 すなわち、スカラー処理装置３，４がベクトル
処理装置５にベクトル命令を送出する時、それぞ
れ固有のSNを付加してもよいし、ベクトル命令
バツフアがベクトル命令を格納する時送出元に応
じて固有のSNを付加してもよい。これら２つの
方法によれば、第１４図のようにベクトル命令バ
ツフアが１個の場合でもSNを付加することがで
きる。またベクトル命令バツフアが複数設けられ
ている場合は、ベクトル命令バツフアの各々にベ
クトル命令を格納する時にそれぞれ固有のSNを
付加してもよいし、あるいは、ベクトル命令バツ
フアの各々がベクトル命令を送出する時にそれぞ
れ固有のSNを付加してもよい。また第１１〜１
３図の場合には、命令実行判定回路１５３，２５
３がそれぞれ固有のSNを付加してもよい。また
第１１図の場合には、命令スタツク６２がベクト
ル命令を格納する時に、送出元に応じた固有の
SNを付加してもよい。また第１２図及び第１３
図の場合には、命令スタツク１６２，２６２がベ
クトル命令を送出する時にそれぞれ固有のSNを
付加してもよい。また第１２図の場合には、命令
実行制御回路６３がベクトル命令を取込む時に送
出元に応じて固有のSNを付加してもよい。また
第１３図の場合には、命令実行制御回路１６３，
２６３がベクトル命令を取込む時にそれぞれ固有
のSNを付加してもよい。 なお、第１２図の場合、命令実行制御回路６３
はベクトル命令の送出元でSNを実質的に検出で
きる。また第１３図の場合、命令実行制御回路１
６３，２６３の各々で実行されるベクトル命令の
SNは固定であり、予め定まつている。従つて、
第１２図及び第１３図の場合には、前記したSN
の付加動作を省略してもよい。 また上記実施例では、ベクトル処理装置５で実
行すべきベクトル命令は、スカラー処理装置から
与える方式をとつているが、ベクトル処理装置５
自らが主記憶装置１から読出すようになつていて
もよい。すなわち、ベクトル命令が格納されてい
る主記憶装置のアドレスをスカラー処理装置がベ
クトル処理装置５に与えれば、ベクトル処理装置
５はそれ自身でベクトル命令の読出しが可能とな
る。 また上記実施例では、LIN命令やXMA命令は
スカラー処理装置で実行されるが、これらの命令
はベクトル処理装置５で実行してもよい。この場
合、これらの命令は、スカラー処理装置が主記憶
装置１から読出してベクトル処理装置５に与えて
もよいし、スカラー処理装置から与えられたアド
レスに基づいて、ベクトル命令とともにベクトル
処理装置５自らが主記憶装置１から読出してもよ
い。これらの命令は、ベクトル命令と同様ベクト
ル命令バツフアに格納し、ベクトル命令と同様の
処理を行なつてもよいし、ベクトル命令バツフア
とは別系統で処理するようにしてもよい。 また上記実施例では、行列に関するアドレス制
御データは、アドレスベクトルレジスタ、インク
レメントレジスタから与えられるようになつてい
るが、これらのレジスタを設けず、命令が先頭ア
ドレスや定数を直接に指定してもよい。例えば、
LVR命令がSTVR命令においては、ベクトルア
ドレスレジスタ指定部、インクレメントレジスタ
指定部が設けられるが、これらの代りにそれぞれ
先頭アドレス、定数がセツトされていてもよい。
このようにすれば、スカラー処理装置は、LIN命
令がLMA命令を実行する必要がなくなることは
もちろんである。 〔発明の効果〕 以上の説明から明らかな如く、本発明によれ
ば、一つのベクトル処理機構に対して複数のスカ
ラー処理機構を設けることにより、ベクトル処理
機構の有効利用がはかられ、ベクトル処理機構の
高速処理能力に見合つたスカラー処理能力を備え
るデータ処理システムを実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成図、第２
図は第１図におけるベクトル処理装置の詳細構成
図、第３図は第２図における命令実行判定回路５
３から送出されるベクトル命令のフオーマツトを
示す図、第４〜７図はそれぞれ前記命令実行判定
回路５３中のバツフア選択回路、ベクトルレジス
タ選択回路、演算器選択回路、加算器選択回路を
示す図、第８と第９図はそれぞれ第２図における
接続パス選択回路６４，６５の詳細図、第１０図
は第４図における選択信号発生回路７１の他の例
を示す図、第１１〜１４図はそれぞれ本発明の他
の実施例を説明するための図である。 図において、１…主記憶装置、２…記憶制御装
置、３，４…スカラー処理装置、５…ベクトル処
理装置、２１，３１…バツフア記憶装置、２２，
３２…浮動小数点レジスタ群、２３，３３…汎用
レジスタ群、２４，３４…ワークレジスタ群、２
５，３５…シフタ、２６，３６…乗除算器、２
７，３７…加減算器、２８，３８…命令レジス
タ、２９，３９…アドレス加算器、３０，４０…
アドレスレジスタ、４１，４２，１４０…ベクト
ル命令バツフア、４３，４４…ベクトルレジスタ
群、４５，４６…ベクトルアドレスレジスタ群、
４７，４８…インクレメントレジスタ群、４９…
ベクトル演算器群、５０…アドレス演算器群、５
３，１５３，２５３…命令実行判定回路、５４〜
６１…表示回路、６２，１６２，２６２…命令ス
タツク、６３，１６３，２６３…命令実行制御回
路、６４，６５…接続パス選択回路。

Claims (1)

【特許請求の範囲】
1. １ 主記憶装置と、該主記憶装置に接続されそれ
   ぞれスカラー処理を行なう少なくとも２個のスカ
   ラー演算機構と、前記主記憶装置および前記少な
   くとも２個のスカラー演算機構に接続されたベク
   トル演算機構からなるデータ処理システムであつ
   て、前記ベクトル演算機構は、前記スカラー演算
   機構から送出されるベクトル命令列を記憶する少
   なくとも２個のベクトル命令バツフアと、少なく
   とも１組のベクトルレジスタ群と、ベクトル演算
   器群と、ベクトル命令の実行を制御する命令実行
   制御回路を備えたことを特徴とするデータ処理シ
   ステム。