JPH0348536B2 - - Google Patents

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JPH0348536B2
JPH0348536B2 JP57071210A JP7121082A JPH0348536B2 JP H0348536 B2 JPH0348536 B2 JP H0348536B2 JP 57071210 A JP57071210 A JP 57071210A JP 7121082 A JP7121082 A JP 7121082A JP H0348536 B2 JPH0348536 B2 JP H0348536B2
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Yoichi Shintani
Tsuguo Shimizu
Akira Yamaoka
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3824—Operand accessing
    • G06F9/383—Operand prefetching

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  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)

Description

【発明の詳細な説明】 本発明はデータ処理装置に係り、特に命令処理
を複数ステージに分割し、各々のステージに独立
なハードウエアを設け、各ステージをオーバラツ
プさせたパイプライン処理方式のデータ処理装置
に関するものである。
従来のパイプライン処理方式では命令処理を５
〜７個のステージに分け、各ステージを１マシン
サイクル（データ処理装置の基本サイクル）で処
理すると同時に各ステージをオーバラツプさせる
ことによつて、１命令の実行を恰も１サイクルで
処理しているようにさせる技術を用いていた。
第１図Ａはパイプライン処理方式による命令処
理の一例を示す。命令処理はＤ，Ａ，Ｌ，Ｅ，Ｐ
の５ステージに分かれている。命令はＤステージ
に於いて、デコードされオペランドアドレスが計
算される。オペランドアドレスは、命令のインデ
クスフイールドによつて指定された汎用レジスタ
（GPR）（インデクスレジスタとよぶ）の値と、
命令のベースフイールドによつて指定された
GPR（ベースレジスタとよぶ）の値と命令のデイ
スプレースメントフイールドを加算することによ
つて求められる。但し、命令によつてはインデク
スフイールドを有しない場合もある。Ａステージ
において、求められたオペランドアドレスが物理
アドレスに変換される。Ｌステージにおいて上記
物理アドレスに基づきオペランドをバツフアメモ
リ（キヤツシユメモリともいう）より読出す。必
要ならばGPRオペランドも読出す。Ｅステージ
においてこれらのオペランドを用い演算をする。
Ｐステージにおいて演算結果をGPR又はメモリ
へ格納する。第１図Ａでは命令〜が各ステー
ジを１サイクルピツチで処理される場合を示して
おり、実効的に、１サイクルピツチで１つの命令
が処理されている。しかし、このようなパイプラ
イン処理方式では、命令系列によつては命令を１
サイクルで処理できない場合がある。例えば、前
の命令の処理結果を用いて、次の命令のオペラン
ドアドレスが求まる場合である。例えば、
IBM370のアーキテクチヤー（これによるデータ
処理の動作に関する説明はIBMシステム参考図
書GA22−7000「IBMシステム／370の動作原理」
に記述されているので詳しい説明は省略する）で
は、Ｌ（Load）命令とＡ（Add）命令が連続
し、Ｌ命令でオペランドを書込むのに用いるイン
デクスレジスタとＡ命令がオペランドアドレス計
算のために使用するベースレジスタが一致してい
る場合である。これをインデクス・ベースコンフ
リクトとよぶことにする。
第１図Ｂは上記で説明したようにＬ命令とＡ
命令でインデクス・ベースコンフリクトが発生
し、パイプラインが乱れ、性能が劣下したようす
を示す。即ちＡ命令のＤステージにおいてオペ
ランドアドレスの計算をするにはＬ命令のＰス
テージの終了をまたねばならない。これはＬ命令
のＰステージにて、Ａ命令が使用するGPRが
書きかえられるからである。従つて第１図Ａのよ
うにパイプラインがスムーズに流れている場合と
比べ後続の命令Ａの実行開始は４サイクル遅れて
いることがわかる。
本発明の目的はパイプライン制御方式における
インデクス・ベースレジスタコンフリクト時の性
能を改善したデータ処理システムを提供すること
にある。
実用に供されているプログラムを解析するとイ
ンデクス・ベースレジスタコンフリクトを調べて
みるとその多くは、Ｌ命令、Ａ命令のように比較
的、少ない回路数で構成される演算器で処理され
る命令で生じることが判明した。
そこで、Ｄステージを司るハードウエアの近く
に上記の命令の多くの演算を処理できる先行演算
器を実装し、それによる演算結果をGPRにＰス
テージより前のステージで格納できるようにする
ことにより、この命令の結果を、後続の命令が利
用できるタイミングを早め、もつて上記インデク
ス・ベースレジスタコンフリクト時の性能を改善
するものである。先行演算器で処理できない命令
は、従来同様演算ユニツト（EU）で演算処理さ
れた後で、それによる演算結果をGPRへ送る必
要がある。このため、GPRには先行演算器とEU
の両方から書込めるようにする。しかしこのよう
な構成をとつた場合、次の問題が発生する。例え
ば、命令I1，I2，I3，I4，I5を処理する場合をとり
あげる。ここに命令I1，I3，I4，I5は先行演算器
で処理可能、命令I2は処理不可能とする。この場
合、先行演算器による命令I1，I3，I4，I5の演算
結果はGPRへこの順序で書込まれる。しかし、
命令I2の演算結果はEUで得られるため、命令I3
の演算結果の書込みの後に書込まれることにな
る。したがつて、命令I3の演算結果のGPRへの書
込みは命令I2の結果の書込みより先に行なわれ
る。もし、命令I2とI3が同一番号のGPRへ書込む
場合、これらの命令列を処理した結果、命令I2の
処理結果が最終的に残つてしまうので、この最終
結果は本来プログラムが最終的に残るものとして
期待している命令I3の処理結果とは異なる。この
問題をなくすように本発明は２つの方法を開示す
る。
１つは命令I2とI3の書込みGPR番号を比較し、
不一致ならば、命令I3の書込みを命令I2に先行さ
せることを許し、もし一致するならば、命令I2の
結果のGPR書込みが終了するまで命令I3以降の命
令のGPR書込みを遅らせる方法である。この場
合、命令I2とI4の書込みGPR番号についても同様
の比較が行なわれて、同様の処理がされる。
もう１つは命令I2のGPR書込みが終了するま
で、命令I3以降のGPR書込みを無条件に遅らせる
方法である。
以下、本発明の一実施例を図により説明する。
本実施例はIBM社のシステム／370型電子計算機
に適用可能であり、このシステムの動作は上記会
社の前述した出版刊行物「IBMシステム／370の
動作原理」により説明されている。従つて以下で
は、特に必要のない限り、上のシステムの動作の
説明は省略するとともに、そてに用いられている
用語を、特別の場合を除き説明を省略して使用す
る。本発明によるデータ処理システムでは、１つ
の命令の実行は複数のステージに分けて、かつ異
なる命令の異なるステージが並行に実行されるい
わゆるパイプライン制御により実行される。本実
施例では従来技術で述べたのと同じくＤ，Ａ，
Ｌ，Ｅ，Ｐのステージが実行される。
第２図は本発明によ命令ユニツト（IU）１の
構成を示し、第３図は本発明による演算ユニツト
（EU）２の構成を示す。IU１に従来同様GPR６
０が設けられ、EU２にも新たに、これと同じ数
のレジスタからなるGPR4050が設けられている。
以下、それぞれのGPRをIGPR，GGPRと呼ぶ。
（Ｄステージ） 複数の命令がバツフアメモリ９６０から命令バ
ツフア９００にあらかじめ貯えられる。各命令
は、そのＤステージの始まる前に、命令切り出し
回路９０１により命令レジスタ９０２にセツトさ
れる。この命令が、インデクスアドレス、ベース
アドレス、デイスプレイスメントから、一方のオ
ペランドのアドレスを発生する形式（RX形式）
を有するときは、そのＤステージに於いて、Ｘ／
Ｂアドレス制御回路９９０が、この命令からイン
デクスレジスタアドレス（Ｘと略す）、ベースレ
ジスタアドレス（Ｂと略す）をそれぞれ線５３，
５４を介してIGPR６０に送る。インデクスレジ
スタアドレスＸと、ベースレジスタアドレスＢで
それぞれ読出されたデータGR（Ｘ），GR(B)と命
令のデイスプレイメントとがアドレス加算器９８
０へ送られ、オペランドアドレスが計算される。
また、命令レジスタ９０２内の命令の前半２バイ
ト（その最左端の１バイトは命令コードである）
は命令キユー９０３にセツトされる。命令レジス
タ９０２内の命令コードにより、判定回路９０２
Ａはこの命令が先行演算器９８１で処理できるか
どうかを判定し、判定結果が否定的のときは１を
出力する。この判定回路９０２Ａの出力は、命令
レジスタ９０２内の前半２バイトと対にして命令
キユーレジスタ９０３にストアされる。判定回路
９０２Ａの出力はＰステージでのIGPR６０への
書込み要求信号として利用される。
（Ａステージ） RX形式の命令の場合、Ｄステージで得られた
オペランドアドレスをアドレス制御９５０が、バ
ツフアメモリ用の物理アドレスに変換し、バツフ
アメモリ９６０からオペランドを読出し、オペラ
ンドバツフア９７０にセツトする。同時に、この
出力はセレクタ８４０により選択され、先行演算
器９８１に入力され。命令キユー９０３から出力
される命令の先頭２バイトを、ワークレジスタ
（1ER）９０４にセツトすると同時に、GPRアド
レス制御９９１により、この命令が使用する他方
のオペランドを記憶したIGPRのアドレスＲ１を
この命令のレジスタフイールドより切り出し、線
５５経由でIGPR６０へ送出する。このアドレス
Ｒ１に基づきIGPR６０から読出されたオペラン
ドGRR１は線８２０に送出され、セレクタ８５
０により選択され先行演算器９８１に入力され
る。命令キユー９０３から出力された２バイト
が、IGPRにある２つのレジスタ内のデータをオ
ペランドとして使用する形式（RR形式）の命令
のときには、もう一方のオペランドに対する
IGPRアドレスＲ２をそこからGPRアドレス制御
９９１が切り出し、線５６経由でIGPR６０へ送
り、これにより読出されたオペランドGRR２は
線８３０に送出され、セレクタ８５０により選択
され、先行演算器９８１に入力される。また、Ｅ
ステージを制御するマイクロプログラムの先頭ア
ドレスを指定するために命令キユー９０３から出
力される命令のオペコード（１バイト目）を出力
線３０により送出する。また、GGPR4050読出
し、書込みアドレスを含む命令の１バイト目は線
３１経由でもEU２へ送出される。同時にＰステ
ージでのIGPR書込み要求信号を線３１Ａ経由で
EU２へ送出する。
（Ｌステージ） Ａステージで読出された上記２つのオペランド
が先行演算器９８１で演算可能な命令に対すると
きは、この演算を実行し、結果をレジスタ９８２
にセツトする。同時に線２０，２１経由で２つの
オペランドをEU２へ送出する。先行演算器９８
１ではAS，TM等出現頻度の多い命令が実行で
きるが、Ｍ，Ｄ等論理規模の大きい命令は処理で
きない。IER９０４のうち、命令の上位側からの
ビツト８〜11にて指定される書込み用のレジスタ
アドレスを線８００を介してレジスタ９０４０に
セツトする。
EU２では、ＡステージにおいてIU１より線３
０経由で送出されたマイクロプログラムの先頭ア
ドレスをＬステージにおいてアドレスレジスタ
（CSAR）１０００にセツトし、制御記憶装置１
０１０からマイクロ命令を読出して、レジスタ
（CSDR）１００１に入力する。同様にＡステー
ジにおいてIU１より線３１経由で送られた命令
の１バイト目をＬステージにおいて、レジスタ
（GEL）３１００にセツトする。
同様にＡステージにおいてIU１より線３１Ａ
経由で送られたＰステージでのIGPR書込み要求
信号はＬステージにおいて、フリツプフロツプ５
０００にセツトされる。
（Ｅステージ） IU１ではレジスタ９０４０の出力５２の書込
みアドレスを用いてレジスタ９８２の出力５０を
IGPR６０に書込む。EU２では、線２０，２１
経由で送られたオペランドをワークレジスタ
（WAR）４０００、ワークレジスタ（WBR）４
０１０にセツトし、演算器４０３０でマイクロ命
令の制御下で演算し、結果をレジスタ４０４０に
セツトする。演算器４０３０はIU１内の先行演
算器９８１と違い、全ての命令を処理できる汎用
演算器である。Ａステージでセツトされたレジス
タ（GEL）３１００の内容はＬステージにおい
てレジスタ（GER）３１１０に移され、しかる
後GPR書込みアドレス制御３１１０Ａにより書
込みアドレスが作られて（RX命令ではGER３１
１０の上４ビツトが書込みアドレスとなる）線１
１経由でIU１の比較器９０４Ａへ送られ、Ｅス
テージでIU１内のレジスタ９０４１にセツトさ
れる。フリツプフロツプ５０００の出力はＥステ
ージにおいてフリツプフロツプ５０１０にセツト
され、線５０１０Ａを介してIU１内のGPR書込
み制御７０へ送られる。Ｌステージで読出された
マイクロ命令はCSDR１００１にセツトされる。
EU１での演算が１マシンサイクルで終了するも
ののときは、読出されたマイクロ命令内に終了ビ
ツト（EOP）が設けられており、これが線１０
１２を介して、CSAR１０００に送られ、次の命
令に対するマイクロプログラムの先頭アドレス３
０をセツトする。読出されたマイクロ命令が、マ
イクロプログラムの最後のものでない場合は読出
されたマイクロ命令の一部が次のマイクロ命令ア
ドレスとして、線１０１１経由でCSAR１０００
にセツトされる。こうして複数のマイクロプログ
ラムが順次読出される。そのマイクロプログラム
の最後のマイクロ命令がCSDR１００１にセツト
されたときは前の場合と同様にして、線３０上
の、先頭アドレスがCSAR１０００にセツトされ
る。GGPRの書込みおよびIGPRの書込みはマイ
クロ命令で指定される。GGPR書込みを必要とす
る命令の場合は、GGPR書込みのマイクロ命令が
マイクロプログラム内に設けられており、その命
令がCSDR１００１の出力線１０１３を経由して
デコーダ４１００により解読されると、フリツプ
フロツプ４１０１がセツトされる。フリツプフロ
ツプ４１０１は線５８を経由してGGPR４０５０
へ書込み許可信号を送出する。先行演算器９８１
で処理可能な命令でもGGPR書込みマイクロ命令
をＥステージで発行することに注意されたい。先
行演算器９８１で処理不能の命令の場合は、
IGPR書込みマイクロ命令がマイクロプログラム
内に設けられている。IGPR書込みマイクロ命令
がCSDR１００１の出力線１００２を経由してデ
コーダ４２００に伝えられ、フリツプフロツプ４
１０２をセツトしIGPR書込み信号１００をIU１
のIGPR６０へ送出する。
（Ｐステージ） ＰステージにおいてはEU２での演算結果をマ
イクロ命令の制御下でレジスタ４０４０から
WCR４０２０にセツトし、結果を線４０２０Ａ
経由でGGPR４０５０へ送出する。先行演算器９
８１で演算できない命令の場合にIGPR６０に書
込むべきデータとしてWCR４０２０の出力は線
１０経由でIU１のIGPR６０に送出される。
なお、インデクス・ベースレジスタコンフリク
トの発生はＸ／Ｂコンフリクト検出器３により検
出され、線３ＡによりＤステージを抑止する。そ
の動作の詳細は第７図で説明する。
また、ステージ抑止信号８０３Ａが“１”とな
ると、Ｄ，Ａ，Ｌ，Ｅの各ステージを抑止する。
その動作の詳細は第１０図で説明する。
以上により、先行演算器を具備した本発明の実
施例の動作のうち、Ｄ，Ａ，Ｌ，Ｅ，Ｐの５ステ
ージの動作の概要について説明した。
第４図は本発明の特徴である第２図のIGPR６
０をさらに詳細に示した図である。
既に説明したようにＤステージではインデクス
レジスタとベースレジスタＡステージではオペラ
ンドＲ１とオペランドＲ２を読出している。Ｄス
テージとＡステージはパイプラインによりオーバ
ラツプして動作するのでインデクスレジスタ、ベ
ースレジスタ、オペランドＲ１、オペランドＲ２
の４本のIGPRを同時に読出している。その詳細
を第４図で説明する。
IGPRは16本のGPR、８０００〜８０１５があ
り、（それらをGPR０〜GPR１５と呼ぶ）それぞ
れ出力がMPX，５３Ａ，５３Ｂ，５３Ｃ，５３
Ｄへつながつている。MPX，５３Ａでは線５３
を介して入力されるインデクスレジスタアドレス
Ｘにより１本のGPRを選択し、線８００に送出
する。同様にMPX，５３Ｂは線５４により指定
されるベースレジスタアドレスＢにより１本の
GPRを選択し、線８１０に送出し、MPX，５３
Ｃは線５５を介して入力されるレジスタアドレス
Ｒ１により１本のGPRを選択し、線８２０に送
出し、MPX，５３Ｄは線５６を介して入力され
るレジスタアドレスＲ２により１本のGPRを選
択し、線８３０に送出する。このように４つの
GPRを独立に読出すことができる。
また、先行演算器で処理できる命令はＬステー
ジで、処理できない命令はＰステージでIGPR6
つに書込む。
ＬステージとＰステージはパイプラインにより
オーバーラツプして動作するので、Ｌステージと
Ｐステージで同時にIGPR６０を書込む必要があ
る。その構成と動作の詳細を次に説明する。Ｐス
テージに於いてEU２からの書込みデータは線１
０経由で各GPR８０００〜８０１５へ結線され
る。同様に先行演算器９８１からの書込みデータ
も線５０経由で各GPR８０００〜８０１５へ結
線される。EU２からのGPRアドレスは線５１経
由で送られデコーダ６１でデコードされたあと、
IGPR書込み信号１００とアンドゲートを経て、
線６３０〜線６４５に送出される。Ｌステージで
は先行演算器での結果を書込むべきGPRアドレ
スを線５２経由で送り、デコーダ６２でデコード
されたあと、IGPR書込み許可信号７００とアン
ドゲートを経て、線６５０〜線６６５に送出され
る。Ｐステージでの書込み信号６３０と、Ｌステ
ージでの書込み信号６５０はオアゲートを経て線
５３０を送出し、GPR８０００へのセツト信号
を作る。線６３１〜線６４５と線６５１〜線６６
５も同様に、オアゲートを経て、線５３１〜５４
５を送出し、GPR８００１〜GPR８０１５への
セツト信号となる。GPR８０００へのデータ入
力は線６３０による。即ち線６３０が“１”の場
合、線１０を選び、線６３０が“０”の場合、線
５０を選択する。GPR８００１〜GPR８０１５
の場合も同様に線６３１〜線６４５により、デー
タ入力を選択する。以上により、ＬステージとＰ
ステージで同時にIGPRを書込むことが可能とな
る。
次にインデクス・ベースレジスタコンフリクト
が発生したときの動作を第２図、第５図、第７図
を用いて説明する。第５図は第２図の命令ユニツ
１内のＸ／Ｂコンフリクト検出器３を詳細に示し
た図である。第７図はその場合のパイプラインの
流れ図である。Ｄ，Ａ，Ｌ，Ｅ，Ｐは各ステージ
を表わし、横軸は時間をマシンサイクル単位で表
わしている。各マシンサイクルは２つのクロツク
によつて分けられ、それぞれT0，T1，T2，T3と
する。以下では、各命令の説明において、あるマ
シンサイクルC1がその命令にあるステージ、例
えばＤステージに対するものであるときは、その
サイクルのクロツクT1をクロツク（Ｄ，T1）の
如くステージと組合せて表示する。第７図の番号
〜は処理される命令の番号を示している。ま
たはＬ（Load）命令、はＡ（Add）命令で、
の書込みレジスタ番号Ｒ１とのインデクスレ
ジスタ番号Ｘが一致し、いわゆるインデクスレジ
スタコンフリクトを起こしている場合の本発明に
よるパイプラインの流れを示している。従つて第
１図Ｂの従来技術のパイプラインの流れに対応し
ている。
Ｌ命令は先行演算器９８１で処理可能なので
既に説明したように、ＬステージでIGPRに書込
むことができる。従つてＬ命令のＥステージに
オーバラツプしてＡ命令のＤステージが動作で
き、必要なオペランドアドレスを得ることができ
る。これにより第１図Ｂに比べ、Ａ命令のＤス
テージを２サイクル早く開始することができた。
それは第１図ＢではＬ命令のＰステージで
GPRに書込んだのに比べ、第７図では２サイク
ル早いＬステージでGPRに書込めることに起因
する。その動作の制御をさらに以下に説明する。
Ｌ命令はC1サイクルのクロツクT0（Ｄ，T0）で
命令レジスタ９０２にセツトされる。Ｌ命令は
先行演算器９８１で処理可能なので、判定回路９
０２Ａで判定され、出力“０”をC2サイクルの
クロツクT0（Ａ，T0）で命令キユー９０３にセツ
トされる。また命令レジスタの前半２バイトは同
じく（Ａ，T0）に命令キユー９０３にセツトさ
れる。線９０３Ａ（Ａ，T0）より出力される。C2
サイクルのクロツクT0ではＡ命令が命令レジ
スタ９０２にセツトされる。Ｘ／Ｂアドレス制御
回路９９０はＡ命令のＸ，Ｂを線５３，５４を
介してＸ／Ｂコンフリクト検出器３に送る。同時
刻にＬ命令の書込みレジスタ番号Ｒ１が線９０
３Ａを介してＸ／Ｂコンフリクト検出器３に送ら
れる。３では第５図に示す比較器１００００によ
り比較される。この場合アドレスは一致している
ので、出力はオアゲートを介し、Ｄステージ抑止
信号３Ａを“１”とする。この信号によりＡ命令
はC2サイクルでのＤステージの処理を抑止さ
れる。
C2サイクルのクロツクT2（Ａ，T2）ではＬ命令
の書込みアドレスＲ１を含む前半２バイトが
IER９０４にセツトされる。IER９０４の書込み
アドレスＲ１を含む４ビツトを線８００を介して
C3サイクルのクロツクT0（Ｌ，T0）でレジスタ９
０４０にセツトされる。
C2サイクルでＡ命令のＤステージの動作が
抑止されたのでC3サイクルのクロツクT0で線５
３，５４にはＡ命令のＸ，Ｂが送出されてい
る。同時刻にレジスタ９０４０の出力５２はＬ命
令の書込みアドレスＲ１が送出されているの
で、Ｘ／Ｂコンフリクト検出器３では線５３と線
５２を比較器１００１０で比較する。この場合、
アドレスは一致するので、出力はオアゲートを介
し、Ｄステージ抑止信号３Ａを“１”とする。こ
れによりＡ命令はC3サイクルでのＤステージ
処理も抑止される。
C2サイクルのクロツクT2（Ａ，T2）でＰステー
ジでのIGPR書込み要求信号は３１Ａ経由でEU
２へ送出され、C3サイクルのクロツクT2（Ｌ，
T2）でフリツプフロツプ５０００にセツトされ、
線５０００Ａを介してIU１へ送られる。
C2サイクルのクロツクT0（Ａ，T0）でＬ命令
の書込みアドレスＲ１が線３１を経由してEU２
へ送られ、C2サイクルのクロツクT2（Ａ，T2）で
GEL３１００にセツトされる。C3サイクルのク
ロツクT0（Ｌ，T0）でGER３１００にセツトさ
れGPR書込みアドレス制御３１１０Ａにより、
３１００の上４ビツト、即ちＬ命令のＲ１が切
り出され、C3サイクルのクロツクT2（Ｌ，T2）に
１１を介してIU１へ送られる。
C3サイクルでもＡ命令のＤステージの動作
が抑止されたのでC4サイクルのクロツクT0で線
５３，５４にはＡ命令のＸ，Ｂが送出されてい
る。
同時刻に線１１にはＬ命令の書込みアドレス
Ｒ１が送出されているので、Ｘ／Ｂコンフリクト
検出器３では線１１と線５３を比較器１００２０
で比較する。この場合もアドレスは一致するが、
ＰステージでのIGPR書込み要求信号５０００Ａ
は“０”であるので、アンドゲートで抑止され、
Ｄステージ抑止信号３Ａは“０”となる。従つて
Ａ命令はC4サイクルでＤステージの処理がな
される。
Ｌ命令は先行演算器９８１で処理可能である
が、命令が先行演算器９８１で処理不可能の場
合は、ＰステージでのIGPR書込み要求信号５０
００Ａが“１”となりC4サイクルでも、Ｄステ
ージ抑止信号３Ａが“１”となりＤステージの処
理が抑止される。さらにこの場合C5サイクルで
も、ＰステージのIGPR書込み要求信号５０１０
Ａが“１”となり、Ｄステージ抑止信号３Ａが
“１”となることになりＤステージの処理が抑止
される。C6サイクルではじめて命令のＤステ
ージが処理される。この場合のパイプラインの流
れは第１図Ｂと同じとなる。
また、ベースレジスタ５４についても同じく、
比較器１００４０〜１００７０によりアドレス比
較がなされ、必要なら、Ｄステージ抑止信号３Ａ
を“１”とする。
このようにして、命令が先行演算器９８１で
処理可能な場合、インデクスレジスタコンフリク
ト時の性能を、従来より２サイクル改善すること
ができた。
次にこのように先行演算器を構成した場合に、
生ずる発明の概略で述べた不都合を解決する方法
及び動作について説明する。
第６図は本発明の特徴であるGPR書込み制御
７０をさらに詳細に示した図であるが、その動作
は第８図〜第１０図を用いて説明する。
第８図は先行演算器９８１で処理できGPRを
書込む命令（例えばＬ命令の連続）が連続した場
合のパイプラインの流れ図を示したものである。
命令〜はRX命令でGPRを書込む命令とす
る。従つて、Ｒ１でGPR書込みアドレスを指定
する。
命令はC1サイクルのクロツクT0（Ｄ，T0）で
命令レジスタ９０２にセツトされる。命令は先
行演算器９８１で処理可能なのでそれぞれが判定
回路９０２Ａで判定され、出力“０”及び命令の
前半２バイトをC2サイクルのクロツクT0（Ａ，
T0）で命令キユー９０３にセツトされる。C2サ
イクルのクロツクT0（Ａ，T0）でセツトされた書
込みアドレスＲ１を含む出力線９０３ＡはC2サ
イクルのクロツクT2（Ａ，T2）でIER９０４にセ
ツトされる。IER９０４のうちのオペコード部は
線８０４を介し第６図のGPR書込み制御７０に
入力される。GPR書込み判定回路９９００によ
り、命令は先行演算器９８１で処理可能であ
り、かつGPR書込みをする命令故、線９９０１
に“１”を生じ、C3サイクルのクロツクT2にフ
リツプフロツプ９９０２にセツトされる。GPR
書込み判定回路９９００は命令コード８０４を入
力とする周知の回路である。
C2サイクルのクロツクT2（Ａ，T2）で“０”に
セツトされた出力線３１Ａ上の先行演算不可能表
示信号は、第４図で示すようにC3サイクルのク
ロツクT2（Ｌ，T2）でフリツプフロツプ５０００
にセツトされ、線５０００Ａに出力される。ま
た、C4サイクルのクロツクT2でフリツプフロツ
プ５０１０にセツトされ、線５０１０Ａに“０”
を出力する。
C2サイクルのクロツクT0（Ａ，T2）でセツトさ
れたマイクロ命令アドレス３０はC3サイクルの
クロツクT0（Ｌ，T0）でEU２のCSAR１０００
にセツトされる。しかる後、制御記憶装置１０１
０を読出し、C3サイクルのクロツクT2（Ｌ，T2）
にCSDR１００１にセツトされる。命令は
GPR書込みをする命令故、CSDR１００１には
GPR書込み命令がセツトされているのでデコー
ダ４１００でデコードされ、C4サイクルのクロ
ツクT2（Ｅ，T2）にフリツプフロツプ４１０１に
セツトされ、出力線５８に“１”を出力する。こ
れがGGPR４０５０への書込み指令である。命令
のＰステージでIGPR６０へ書込む必要がない
ので、線１００２にはIGPR書込み指令が出力さ
れない。従つてフリツプフロツプ４１０２には
C4サイクルのクロツクT2で“０”がセツトされ、
信号１００には“０”が出力される。これは、先
行演算器９８１で処理可能故、既にC3サイクル
（Ｌステージ）でIGPR６０に書込みが完了して
いるので、このサイクルにIGPR書込み信号１０
０を必要としないことをいみする。第６図の動作
は命令についての説明がさらに必要である。
命令はC2サイクルのクロツクT0（Ｄ，T0）で
命令レジスタ９０２にセツトされる。C3サイク
ルのクロツクT0（Ａ，T0）では命令の２バイト
が線９０３Ａに出力され、C3サイクルのクロツ
クT2（Ａ，T2）でIER９０４にセツトされ、書込
みアドレス線８００等を出力する。IER９０４の
命令コード部の出力線８０４は第６図のGPR書
込み制御７０に入力され、GPR書込み判定回路
９９００により命令も先行演算器９８１で処理
可能であり、かつGPR書込みをする命令故、線
９９０１に“１”を生じ、C4サイクルのクロツ
クT2（Ｌ，T2）にフリツプフロツプ９９０２にセ
ツトされ線９０４Ｌに出力される。先行する命令
は先行演算可能な命令であり、C3サイクルの
クロツクT2（Ａ，T2）では命令に対する先行演
算不可能信号“０”が出力されている。線５００
０Ａは“０”であり命令に先行する命令も先行
演算可能なので線５０１０Ａも“０”となり、線
９０００には“０”が出力され、C4サイクルの
クロツクT2（Ｌ，T2）にフリツプフロツプ９００
１がセツトされず、反転出力９０１０は“１”と
なる。次に線９０４Ｌと線９０１０はアンドゲー
トを経てIGPR書込み許可信号７００を生成す
る。フリツプフロツプ９００１がセツトされない
のでステージ抑止信号８０３Ａは“０”となる。
命令も命令と同じく、C5サイクルのクロツ
クT2（Ｌ，T2）にフリツプフロツプ９９０２に
“１”をセツトされ、線９０４Ｌに出力する。C4
サイクルのクロツクT2では命令と同じく、線
５０００Ａは“０”であり、線５０１０Ａは前述
したように“０”なので、線９０００には“０”
が出力されるのでC5サイクルのクロツクT2にフ
リツプフロツプ９００１がセツトされず反転出力
９０１０は“１”となる。従つて線９０４Ｌと線
９０１０はアンドゲートを経てIGPR書込み信号
７００を生成する。
このようにしてステージ抑止信号８０３Ａは
“０”となり、パイプラインは乱れずに流れてゆ
く。
第９図は命令が先行演算器９８１で処理でき
ない命令、命令が、処理できる命令であ
り、命令及びのGPR書込みステージが、共
にのGPR書込みアドレスと異なる場合のパイ
プラインの流れ図を示したものである。命令の
動作は次の点を除いて第８図の命令の動作と同
じである。即ち、命令は先行演算器９８１で処
理不可能なのでそれが判定回路９０２Ａで判定さ
れ、出力“１”をC2サイクルのクロツクT0で命
令キユー９０３にセツトされる。この信号は命令
キユー９０３の出力線３１ＡとしてEU２へ送ら
れ、第８図と同様に動作する。従つて、C3サイ
クルのクロツクT2（Ｌ，T2）でフリツプフロツプ
５０００に“１”がセツトされ、出力線５０００
Ａに“１”を発生する。さらに、命令のＰステ
ージでは第７図と異なりIGPR６０へ書込む必要
がある。C3サイクルのクロツクT2（Ｌ，T2）でセ
ツトされたCSDR１００１にはIGPR書込み指令
が保持され、線１００２を経て、デコーダ４２０
０でデコードされて、C4サイクルのクロツクT2
（Ｅ，T2）でフリツプフロツプ４１０２にセツト
され、IGPR書込み信号１００に“１”を出力す
る。本発明の特徴は命令の動作についてさらに
説明される。命令は命令と異なり先行演算器
９８１で処理可能であり、その動作は第８図と次
の点を除いて同じである。C3サイクルのクロツ
クT2でセツトされたIER９０４の中の書込みア
ドレス線８００は、同時刻にセツトされた命令
の書込みアドレス線１１と比較器９０４Ａで比較
する。この場合、前述したようにこの比較は成立
しないので“０”を線８０３に発生する。この時
刻には前述したように線５０００Ａは“１”が出
力されているが、線８０３は“０”のため第６図
の一方のアンドゲートは開かない。また、線５０
１０Ａは“０”（命令の前の命令は先行演算器
９８１で処理可能なので第７図の動作説明よりこ
れは理解できるはずである）なので、もう一方の
アンドゲートも開かず、従つてC4サイクルのク
ロツクT2にフリツプフロツプ９００１がセツト
されず、反転出力９０１０には“１”が出力され
る。しかる後、線９０４Ｌと線９０１０のアンド
ゲートが開かれIGPR書込み信号７００を生成す
る。従つて、ステージ抑止信号８０３Ａは“０”
となる。
命令に関して説明するならば、C4サイクル
のクロツクT2でセツトされたIER９０４の中の
書込みアドレス線８００は、同時刻にセツトされ
た命令の書込みアドレス線８０１と比較器９０
４Ｂで比較する。この場合、前述したようにこの
比較は成立しないので、“０”を線８０２に発生
する。この時刻には前述したように線５０１０Ａ
には“１”が出力されているが、線８０２は
“０”のため第６図の一方のアンドゲートは開か
ない。また、線５０００Ａは“０”（命令は先
行演算器９８１で処理可能である。）なので、も
う一方のアンドゲートも開かず、従つてC5サイ
クルのクロツクT2にフリツプフロツプ９００１
がセツトされず、反転出力９０１０には“１”が
出力される。しかる後、線９０４Ｌと線９０１０
のアンドゲートが開かれIGPR書込み許可信号７
００を生成する。また、同時刻にステージ抑止信
号８０３Ａは“０”となる。このようにしてこの
場合も第７図の如くパイプラインが流れる。
第１０図は命令が先行演算器９８１で処理で
きない命令、命令が処理できる命令であ
り、命令とのGPR書込みアドレスが同じ場
合のパイプラインの流れ図を示したものである。
命令の動作は第９図の命令の動作と同じであ
るので省略する。命令の動作は第８図と次の点
を除いて同じである。C3サイクルのクロツクT2
でセツトされたIER９０４の中の書込みアドレス
線８００は同時刻にセツトされた命令の書込み
アドレス線１１と比較器９０４Ａで比較する。こ
の場合、第９図と異なり、この比較は成立し、
“１”を線８０３に発生する。この時刻には線５
０００Ａには“１”が出力されている（命令は
先行演算器９８１で処理できないため）ので、第
６図の上のアンドゲートが開き、C4サイクルの
クロツクT2にフリツプフロツプ９００１がセツ
トされ、ステージ抑止信号８０３Ａをセツトす
る。従つて反転出力９０１０には“０”が出力さ
れる。C4サイクルのクロツクT2には線９０４Ｌ
には“１”が出力されている（命令は先行演算
器９８１で処理可能でかつGPR書込み命令であ
る）が、アンドゲートが開かず、IGPR書込み信
号７００は抑止される。C4サイクルのクロツク
T2で命令のIGPR書込み信号１００に“１”が
出力されると、第６図のフリツプフロツプ１００
０００にC5サイクルのクロツクT2にセツトされ、
線１００Ａに出力される。フリツプフロツプ９０
０１はこれらをうけて、C6サイクルのクロツク
T2にリセツトされ、ステージ抑止信号８０３Ａ
もリセツト（“０”となる）される。従つて反転
出力９０１０には“１”が出力される。この間、
ステージが抑止されているため、線９０４Ｌには
“１”が出力されているので、アンドゲートが開
いて、IGPR書込み許可信号７００が“１”とな
る。ステージ抑止信号８０３Ａが“１”の間、各
ステージは抑止される。そのようすは第９図の
C5，C6サイクルに示される。このステージ抑止
の論理は、当業者には周知の回路なので、図示し
ない。このようにして、命令のIGPR書込みは
命令のIGPR書込みの終了まで待たせられるの
で、同一アドレスのIGPRへの書込み順序が守ら
れる。
第１０図で命令とのGPR書込みアドレス
は異なつているが、命令とが同じ場合につい
ても、第１０図から容易に類推できるので説明を
省略する。
以上は書込みアドレスを比較し、不一致ならば
書込みを許し、一致するならば書込みを遅らす方
法である。これに対し、もう一つの方法は、比較
を行なわず無条件に書込みを遅らす方法である。
この方法の実施例を第１１図、第１２図、第１３
図を用いて示す。既に第１図から第１０図につい
ては説明済なので以降は相異点を中心に説明す
る。
第１１図は第２図のIU１を詳細に示した図で
ある。第２図と比べると、比較器９０４Ａ，９０
４Ｂが不要であり、GPR書込み制御７０の入力
が、線５００Ａ、線８０４、線１００のみとなり
簡単となつていることが特徴である。
第３図、第４図は前者の実施例と同じであり、
本実施例の特徴であるGPR書込み制御７０をさ
らに詳細に示した図を第１２図に示す。これは前
者の実施例の第６図に相当する。その動作を第１
３図を用いて説明する。図において命令が先行
演算器９８１で処理できない命令、命令
が処理できる命令であり、前者の実施例の第９図
と第１０図の両方を抱含する例である。本実施例
では、前者の例と異なり、命令及びのGPR
書込みアドレスがのGPR書込みアドレスと異
なつていても、同じでも同じ動作をする。
第１３図の動作は既に説明した第１０図の動作
と似ており、以下は第１０図の動作と異なる点を
中心に説明する。命令の動作は第１０図の命令
の動作と同じである。命令の動作は第１０図
と次の点を除いて同じである。C3サイクルのク
ロツクT2でセツトされたIER９０４の中の書込
みアドレス線８００と同時刻にセツトされた命令
の書込みアドレス線１１との比較はしない。既
に説明したようにこの時刻に線５０００Ａには
“１”が出力されている（命令は先行演算器９
８１で処理できないため）ので、第１２図に示す
フリツプフロツプ９００１がセツトされ、ステー
ジ抑止信号８０３Ａをセツトする。以後の動作は
第１０図と同じである。このようにアドレス比較
結果を用いず線５０００Ａのみでフリツプフロツ
プ９００１をセツトするのが、本実施例の特徴で
ある。このために、GPR書込み制御７０の回路
の簡単化が実現できている。
以上の２つの実施例により、EU２とIU１の両
方からIGPR６０を書込める構成をとつた場合、
これらの命令を逐次に処理しているデータ処理シ
ステムと同一の結果を得ることが可能となつた。
本発明によれば、先行演算器で命令処理が可能
となり、GPRへの書込みが高速されるので、イ
ンデクス・ベースレジスタコンフリクト時の性能
を改善したデータ処理システムを提供することが
できた。本発明の効果の例は既に第７図に示し
た。即ち命令がＬ命令、がＡ命令で、この２
命令の間にインデクス・ベースレジスタコンクフ
リクトが発生し、パイプラインが乱れたようすを
第７図に示した。これは従来技術の同一ケースの
第１図Ｂに相当する。本発明では命令のＥステ
ージでGPRへの書込みが可能となるため、同一
サイクルで命令のＤステージをオーバラツプさ
せることが可能となる。従つて第１図Ｂと比較し
て２サイクル高速化できることがわかる。
本発明ではIGPRへはEUとIUの両方から書込
める構成が必要であるが、この場合、先行演算器
で処理できない命令が発生した場合、後続の先行
演算器で処理できる命令のGPR書込みアドレス
と上記の書込みアドレスの比較回路を設け、不一
致ならば後続の命令のGPR書込みを進め、一致
するならば、先行する命令のGPR書込みまで、
後続の命令のGPR書込みを遅らせる第一の実施
例か、無条件に先行する命令のGPR書込みまで、
後続の命令のGPR書込みを遅らせる第二の実施
例により、命令を逐次に処理しているデータ処理
システムと同一の結果を得ることが可能となつ
た。
【図面の簡単な説明】
第１図Ａはパイプライン処理方式による従来技
術による命令処理図、第１図Ｂはインデクス・ベ
ースレジスタコンフリクトが発生した場合の従来
技術の命令処理図、第２図は命令ユニツト１の詳
細図、第３図は演算ユニツト２の詳細図、第４図
は第２図のIGPR６０の詳細図、第５図は第２図
のＸ／Ｂコンフリクト検出器３の詳細図、第６図
は第２図のGPR書込み制御７０の詳細図、第７
図〜第１０図は本発明の実施例を説明する動作
図、第１１〜第１３図は本発明の他の実施例を示
す図である。

Claims (1)

  1. 【特許請求の範囲】 １ パイプラインモードで複数の命令の各々を複
    数のステージに分けて実行するデータ処理システ
    ムであつて、 オペランドを保持するメモリと、 該メモリから読みだされたオペランドを保持す
    るオペランドバツフアと、 複数の第一のレジスタと、 該複数の第一のレジスタの一つにそれぞれ対応
    する複数の第二のレジスタと、 メモリオペランドに対する演算を要求する命令
    に応答して、該複数の第一のレジスタの少なくと
    も一つに保持されたレジスタオペランドに加算を
    施してそのメモリオペランドを読み出すためのア
    ドレスを生成する加算器と、 複数の命令の各々が要求する、レジスタオペラ
    ンドまたはメモリオペランドに対する演算を、該
    複数の第二のレジスタの一つに保持されたレジス
    タオペランドまたはその命令により該オペランド
    バツフアに読み出されたメモリオペランドに対し
    て実行し、各々の演算結果を該複数の第二のレジ
    スタの一つに書き込む第一の演算手段と、 該複数の命令の内の一部の命令の各々が要求す
    る、レジスタオペランドまたはメモリオペランド
    に対する演算を、該複数の第一のレジスタに保持
    されたレジスタオペランドまたはその命令により
    該オペランドバツフアに読み出されたメモリオペ
    ランドに対して、かつ、その演算が、該第一の演
    算手段により実行されるのに先行して実行し、
    各々の演算結果を該複数の第一のレジスタの一つ
    に書き込む第二の演算手段とを有し、 該第一の演算手段は、該一部の命令以外の命令
    が要求する演算を実行したとき、その演算結果を
    該複数の第一のレジスタの一つにも書き込むデー
    タ処理システム。 ２ パイプラインモードで複数の命令の各々を複
    数のステージに分けて実行するデータ処理システ
    ムであつて、 複数の第一のレジスタと、 複数の命令が要求する演算を、該複数の第一の
    レジスタの一つに保持されたレジスタオペランド
    に対して実行し、該複数の命令の一部の命令以外
    の命令に対する演算結果を該複数の第一のレジス
    タの一つに書き込む第一の演算手段と、 該一部の命令の各々が要求する演算を、該複数
    の第一のレジスタに保持されたレジスタオペラン
    ドに対して、かつ、該第一の演算手段における演
    算タイミングに先行したタイミングで実行し、
    各々の演算結果を該複数の第一のレジスタの一つ
    に書き込む第二の演算手段と、 該複数の命令の内の、メモリオペランドに対す
    る演算を要求する命令に応答して、該複数の第一
    のレジスタの少なくとも一つに保持されたレジス
    タオペランドに加算を施してそのメモリオペラン
    ドを読み出すためのアドレスを生成する加算器
    と、 該一部の命令の各々に先行する命令に対して該
    第一の演算手段により得られる演算結果が該レジ
    スタ群に書き込まれた後にその各々の命令に対し
    て該第二の演算手段により得られる演算結果が該
    第一のレジスタに書き込まれるように、該第二の
    演算手段の演算結果の書き込みを制御する手段と
    を有するデータ処理システム。 ３ 該制御手段は、該一部の命令の一つに対して
    第二の演算手段により得られる演算結果を格納す
    べきレジスタが、その命令に先行する命令に対し
    て該第一の演算手段により得られる演算結果を格
    納すべきレジスタと一致するか否かを判定し、一
    致するときには、該第二の演算手段により得られ
    る該演算結果の格納を遅延し、一致がみられない
    ときには、その遅延をしない手段からなる請求項
    ２記載のデータ処理システム。 ４ 該制御手段は、該一部の命令の一つに対して
    得られる第二の演算手段の演算結果が格納される
    レジスタが、その命令に先行する命令に対して該
    第一の演算手段により得られる演算結果を格納す
    るレジスタと一致するか否かに無関係に、該第二
    の演算手段により得られる該演算結果の格納を遅
    延する請求項２記載のデータ処理システム。 ５ メモリオペランドを保持するメモリと、 メモリオペランドに対する演算を要求する命令
    に応答して、該アドレス加算器を用いてそのメモ
    リこから読み出されたメモリオペランドを一時的
    に保持するオペランドバツフアと、 該複数の第一のレジスタの一つにそれぞれ対応
    する複数の第二のレジスタとを更に有し、 該第一の演算手段は、該複数の命令の各々が要
    求する、レジスタオペランドまたはメモリオペラ
    ンドに対する演算を、該複数の第二のレジスタに
    保持されたレジスタオペランドまたはその命令に
    より該オペランドバツフアに読み出されたメモリ
    オペランドに対して実行し、その結果を該複数の
    第二のレジスタの一つに書き込み、その命令が、
    該一部の命令以外の命令のときには、その演算結
    果を、該複数の第一のレジスタの一つにも書き込
    む演算手段からなり、 該第二の演算手段は、該一部の命令の各々が要
    求する、レジスタオペランドまたはメモリオペラ
    ンドに対する演算を、該複数の第一のレジスタに
    保持されたレジスタオペランドまたはその命令に
    より該オペランドバツフアに読み出されたメモリ
    オペランドに対して、かつ、その演算が該第一の
    演算手段により実行されるのに先行して実行し、
    その演算結果を該複数の第二のレジスタの一つに
    書き込む演算手段からなる請求項２のデータ処理
    システム。 ６ パイプラインモードで複数の命令の各々を複
    数のステージに分けて実行するデータ処理システ
    ムであつて、 複数の第一のレジスタと、 複数の命令が要求する演算を、該複数の第一の
    レジスタの一つに保持されたレジスタオペランド
    に対して実行する第一の演算手段と、 該複数の命令の内の一部の命令の各々が要求す
    る演算を、該複数の第一のレジスタに保持された
    レジスタオペランドに対して、かつ、該第一の演
    算手段における演算タイミングに先行したタイミ
    ングで実行し、各々の演算結果を該複数の第一の
    レジスタの一つに書き込む第二の演算手段と、 メモリオペランドに対する演算を要求する命令
    に応答して、該複数の第一のレジスタの少なくと
    も一つに保持されたレジスタオペランドに加算を
    施してそのメモリオペランドを読み出すためのア
    ドレスを生成する加算器と、 該第一の演算手段で実行中の先行命令の演算結
    果を格納するレジスタの番号と後続の、該一部の
    命令の一つの実行結果を格納するレジスタの番号
    が一致するとき、該後続の命令の演算を該第二の
    演算手段において実行することを禁止する手段
    と、 該第一の演算手段による演算結果の内、該一部
    の命令以外の命令に対する演算結果と、該禁止手
    段により禁止された該一部の命令の一つに対する
    演算結果を、それぞれ該複数の第一のレジスタの
    一つに書き込む手段とを有するデータ処理システ
    ム。 ７ メモリオペランドを保持するメモリと、 メモリオペランドに対する演算を要求する命令
    に応答して、該アドレス加算器を用いてそのメモ
    リから読み出されたメモリオペランドを一時的に
    保持するオペランドバツフアと、 該複数の第一のレジスタの一つにそれぞれ対応
    する複数の第二のレジスタとを更に有し、 該第一の演算手段は、該複数の命令の各々が要
    求する、レジスタオペランドまたはメモリオペラ
    ンドに対する演算を、該複数の第二のレジスタに
    保持されたレジスタオペランドまたはその命令に
    より該オペランドバツフアに読み出されたメモリ
    オペランドに対して実行し、その結果を該複数の
    第二のレジスタの一つに書き込み、その命令が、
    該一部の命令以外の命令または該禁止手段により
    禁止された、該一部の命令の一つであるときに
    は、その演算結果を、該複数の第一のレジスタの
    一つにも書き込む演算手段からなり、 該第二の演算手段は、該一部の命令の各々が要
    求する、レジスタオペランドまたはメモリオペラ
    ンドに対する演算を、該複数の第一のレジスタに
    保持されたレジスタオペランドまたはその命令に
    より該オペランドバツフアに読み出されたメモリ
    オペランドに対して、かつ、その演算が該第一の
    演算手段により実行されるのに先行して実行し、
    その演算結果を該複数の第二のレジスタの一つに
    書き込む演算手段からなる請求項６のデータ処理
    システム。
JP57071210A 1982-04-30 1982-04-30 デ−タ処理システム Granted JPS58189738A (ja)

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