JPS633337B2 - - Google Patents
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- JPS633337B2 JPS633337B2 JP58150618A JP15061883A JPS633337B2 JP S633337 B2 JPS633337 B2 JP S633337B2 JP 58150618 A JP58150618 A JP 58150618A JP 15061883 A JP15061883 A JP 15061883A JP S633337 B2 JPS633337 B2 JP S633337B2
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- 230000010365 information processing Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 10
- 238000004364 calculation method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30094—Condition code generation, e.g. Carry, Zero flag
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、命令処理の高速化のために複数の演
算ユニツトを設けた情報処理装置に関する。
算ユニツトを設けた情報処理装置に関する。
近年、処理の高速化にともない、多くの情報処
理装置では演算処理部を複数の専用演算ユニツト
に分割して構成する方式を採用している。例え
ば、演算ユニツトを、固定小数点命令や十進命令
等を実行する一般命令演算ユニツト（Ｇユニツ
ト）と浮動小数点命令を高速の実行する浮動小数
点命令演算ユニツト（Ｆユニツト）の２つに分割
する方式がある。又、システムによつては、さら
に多くの演算ユニツトに分ける場合もある。この
ような情報処理装置において、分岐の成立／不成
立の判定がPSW（Program Status Word）の条
件コード（CC）により決定され、しかも当該CC
が演算結果から決まる条件付分岐命令について考
えてみる。この場合、CCは各々の演算ユニツト
で作成され、最終的にPSWのCC部に転送する必
要がある。また、該CCは条件付分岐命令の分岐
判定に用いられるので、各演算ユニツトから分岐
判定手段までのCCの転送時間が該条件付分岐命
令の性能を左右することになる。
理装置では演算処理部を複数の専用演算ユニツト
に分割して構成する方式を採用している。例え
ば、演算ユニツトを、固定小数点命令や十進命令
等を実行する一般命令演算ユニツト（Ｇユニツ
ト）と浮動小数点命令を高速の実行する浮動小数
点命令演算ユニツト（Ｆユニツト）の２つに分割
する方式がある。又、システムによつては、さら
に多くの演算ユニツトに分ける場合もある。この
ような情報処理装置において、分岐の成立／不成
立の判定がPSW（Program Status Word）の条
件コード（CC）により決定され、しかも当該CC
が演算結果から決まる条件付分岐命令について考
えてみる。この場合、CCは各々の演算ユニツト
で作成され、最終的にPSWのCC部に転送する必
要がある。また、該CCは条件付分岐命令の分岐
判定に用いられるので、各演算ユニツトから分岐
判定手段までのCCの転送時間が該条件付分岐命
令の性能を左右することになる。
第１図は２つの演算ユニツトを有する情報処理
装置の概略構成を示す。第１図において、主記憶
ユニツト（MS）１、記憶制御ユニツト（SCU）
２、命令制御ユニツト（IU）３は特に変つたと
ころはないが、演算ユニツト４がＧユニツト
（GU）５とＦユニツト（FU）６の２つからなる
点が特長である。
装置の概略構成を示す。第１図において、主記憶
ユニツト（MS）１、記憶制御ユニツト（SCU）
２、命令制御ユニツト（IU）３は特に変つたと
ころはないが、演算ユニツト４がＧユニツト
（GU）５とＦユニツト（FU）６の２つからなる
点が特長である。
第２図に上記GU５とFU６の従来の構成例を
示す。
示す。
第２図において、GU５の一般命令演算器２０
１では固定小数点演算、十進演算を行い、FU６
の浮動小数点命令演算器２１０では浮動小数点演
算を行うものとする。該演算結果から、それぞれ
の命令仕様のしたがつてGU５、FU６のCC作成
回路２０２，２１１によりCCが作成される。そ
れぞれのユニツトで作成されたCCは信号線２０
３，２１２を経由し、セレクタ２０４を介して
PSWのCC部２０５に格納される。この例では、
PSWのCC部はGU側に設置され、FU側のCCを
GUまで転送するとしてあるが、PSWのCC部を
どのユニツトに設置するかは任意であり、いずれ
にせよ複数のユニツトで作成されたCCは１つの
所に集める必要があるため、ユニツト間の転送が
必要である。セレクタ２０４は、固定／十進命令
の時は自GU５のCCを選択し、浮動小数点命令で
はFU６のCCを選択する回路である。
１では固定小数点演算、十進演算を行い、FU６
の浮動小数点命令演算器２１０では浮動小数点演
算を行うものとする。該演算結果から、それぞれ
の命令仕様のしたがつてGU５、FU６のCC作成
回路２０２，２１１によりCCが作成される。そ
れぞれのユニツトで作成されたCCは信号線２０
３，２１２を経由し、セレクタ２０４を介して
PSWのCC部２０５に格納される。この例では、
PSWのCC部はGU側に設置され、FU側のCCを
GUまで転送するとしてあるが、PSWのCC部を
どのユニツトに設置するかは任意であり、いずれ
にせよ複数のユニツトで作成されたCCは１つの
所に集める必要があるため、ユニツト間の転送が
必要である。セレクタ２０４は、固定／十進命令
の時は自GU５のCCを選択し、浮動小数点命令で
はFU６のCCを選択する回路である。
上記PSWのCC部２０５への格納と並行して、
GU／FU CCはセレクタ２０６を介して分岐判定
回路２０７へ入力される。セレクタ２０６は、条
件付分岐命令（BC命令；Branch on Condition
命令）の直前がGU CC変更命令（例えば、固定
小数点加算命令）の時は信号線２０３のGU CC
をFU CC変更命令（例えば、浮動小数点加算命
令）の時は信号線２１２のFU CCを、その他の
時はPSWのCCを選択するものである。この理由
はBC命令の直前にCC変更命令があると、その結
果がPSWのCC部に入るのは遅れるため、PSWの
CC部に入る前のCCを分岐判定に使つて、分岐判
定を高速化するためである。分岐判定回路２０７
での判定結果は分岐判定信号線２０８を介して
IU３へ送出され、分岐成功の時は命令のメイ
ン・ストリーム（BC命令の後続命令）の命命フ
エツチ、命令デコードの中止、命令キユーに入つ
ている命令の無効化などを行うとともに、ターゲ
ツト・ストリーム（分岐先命令）の命令デコード
が開始される（分岐先命令の命令フエツチはBC
命令のデコード時に既に開始されている）。また、
分岐不成功の時はターゲツト・ストリームの命令
フエツチを中止し、メイン・ストリームの命令を
続行する。これらの制御は分岐判定回路２０９に
より行われる。
GU／FU CCはセレクタ２０６を介して分岐判定
回路２０７へ入力される。セレクタ２０６は、条
件付分岐命令（BC命令；Branch on Condition
命令）の直前がGU CC変更命令（例えば、固定
小数点加算命令）の時は信号線２０３のGU CC
をFU CC変更命令（例えば、浮動小数点加算命
令）の時は信号線２１２のFU CCを、その他の
時はPSWのCCを選択するものである。この理由
はBC命令の直前にCC変更命令があると、その結
果がPSWのCC部に入るのは遅れるため、PSWの
CC部に入る前のCCを分岐判定に使つて、分岐判
定を高速化するためである。分岐判定回路２０７
での判定結果は分岐判定信号線２０８を介して
IU３へ送出され、分岐成功の時は命令のメイ
ン・ストリーム（BC命令の後続命令）の命命フ
エツチ、命令デコードの中止、命令キユーに入つ
ている命令の無効化などを行うとともに、ターゲ
ツト・ストリーム（分岐先命令）の命令デコード
が開始される（分岐先命令の命令フエツチはBC
命令のデコード時に既に開始されている）。また、
分岐不成功の時はターゲツト・ストリームの命令
フエツチを中止し、メイン・ストリームの命令を
続行する。これらの制御は分岐判定回路２０９に
より行われる。
ところで、この従来技術の問題点は、分岐判定
回路がGUに設置されているため、BC命令の直
前がFU CC変更命令の場合、CCをFUからGUに
転送する時間分、分岐判定が遅れ、条件付分岐命
令の性能が低下することである。これは、分岐判
定回路がFUに設置されている場合も全く同様で
ある。
回路がGUに設置されているため、BC命令の直
前がFU CC変更命令の場合、CCをFUからGUに
転送する時間分、分岐判定が遅れ、条件付分岐命
令の性能が低下することである。これは、分岐判
定回路がFUに設置されている場合も全く同様で
ある。
本発明の目的は、複数の演算ユニツトを有する
情報処理装置において、条件付分岐命令の分岐判
定を高速化する事により、分岐が成立した場合に
分岐先命令のデコードを早期に開始せしめ、分岐
オーバヘツドの少ない情報処理装置を提供する事
にある。
情報処理装置において、条件付分岐命令の分岐判
定を高速化する事により、分岐が成立した場合に
分岐先命令のデコードを早期に開始せしめ、分岐
オーバヘツドの少ない情報処理装置を提供する事
にある。
複数の演算ユニツトを有する情報処理装置にお
いては、各々の演算ユニツトがその演算結果によ
り条件コードを作成するため、条件付分岐命令の
分岐判定を１ケ所で行うと、演算ユニツトからそ
の場所へ条件コードを転送する時間が必要とな
り、分岐判定が遅くなる。そこで、本発明では分
岐判定回路を各々の演算ユニツトに設け、いづれ
の演算ユニツトが最新の条件コードを有している
かを示す手段により分岐判定ユニツトを決定し、
その決定に従つた各演算ユニツトが自演算ユニツ
ト内で作成した条件コードにより分岐判定を行
い、それによつて条件コードの転送時間を不要と
し、分岐判定の高速化を可能とするものである。
いては、各々の演算ユニツトがその演算結果によ
り条件コードを作成するため、条件付分岐命令の
分岐判定を１ケ所で行うと、演算ユニツトからそ
の場所へ条件コードを転送する時間が必要とな
り、分岐判定が遅くなる。そこで、本発明では分
岐判定回路を各々の演算ユニツトに設け、いづれ
の演算ユニツトが最新の条件コードを有している
かを示す手段により分岐判定ユニツトを決定し、
その決定に従つた各演算ユニツトが自演算ユニツ
ト内で作成した条件コードにより分岐判定を行
い、それによつて条件コードの転送時間を不要と
し、分岐判定の高速化を可能とするものである。
第３図は本発明の一実施例を示したもので、第
２図と異なる点は、分岐判定回路３０１，３０７
がGU５，FU６にそれぞれ設置されたことであ
り、又、これに伴つて分岐判定をどちらの分岐判
定回路で行うべきかを指示する判定ユニツト決定
回路３０６が設置され、更に分岐判定信号線３０
２，３０８がGU５，FU６それぞれからIU３へ
送出されていることである。以下、第３図の動作
を説明する。
２図と異なる点は、分岐判定回路３０１，３０７
がGU５，FU６にそれぞれ設置されたことであ
り、又、これに伴つて分岐判定をどちらの分岐判
定回路で行うべきかを指示する判定ユニツト決定
回路３０６が設置され、更に分岐判定信号線３０
２，３０８がGU５，FU６それぞれからIU３へ
送出されていることである。以下、第３図の動作
を説明する。
固定小数点／十進命令はGU５の一般命令演算
器２０１で演算が行われ、その結果によりGU
CCがGU CC作成回路２０２で作成される。この
GU CCは信号線２０３、セレクタ２０４を介し
てPSWのCC部２０５に格納されるとともにセレ
クタ３０９を介してGU５の分岐判定回路３０１
に入力される。一方、浮動小数点命令はFU６の
浮動小数点命令演算器２１０演算が行われ、その
結果によりFU CCがFU CC回路２１１で作成さ
れる。このFU CCは信号線２１２を介してFU分
岐判定回路３０７に入力されるとともにGU５へ
も転送され、セレクタ２０４を介してPSWのCC
部２０５に格納される。
器２０１で演算が行われ、その結果によりGU
CCがGU CC作成回路２０２で作成される。この
GU CCは信号線２０３、セレクタ２０４を介し
てPSWのCC部２０５に格納されるとともにセレ
クタ３０９を介してGU５の分岐判定回路３０１
に入力される。一方、浮動小数点命令はFU６の
浮動小数点命令演算器２１０演算が行われ、その
結果によりFU CCがFU CC回路２１１で作成さ
れる。このFU CCは信号線２１２を介してFU分
岐判定回路３０７に入力されるとともにGU５へ
も転送され、セレクタ２０４を介してPSWのCC
部２０５に格納される。
上記動作と並行して、GU CC変更命令の直後
に条件付分岐命令がきた場合、判定ユニツト決定
回路３０６はPSW CC選択信号線３０４を
“０”、GC判定指示信号線３０３を“１”、FU判
定指示信号線３０５を“０”とする。この結果、
GU CCが信号線３０５を“０”とする。この結
果、GU CCが信号線２０３、セレクタ３０９を
介してGU分岐判定回路３０１に入力されるとと
もに、GU判定指示信号線３０３により該GU分
岐判定回路３０１が起動され、そのGU分岐判定
結果が信号線３０２を介してIU３へ送出される。
に条件付分岐命令がきた場合、判定ユニツト決定
回路３０６はPSW CC選択信号線３０４を
“０”、GC判定指示信号線３０３を“１”、FU判
定指示信号線３０５を“０”とする。この結果、
GU CCが信号線３０５を“０”とする。この結
果、GU CCが信号線２０３、セレクタ３０９を
介してGU分岐判定回路３０１に入力されるとと
もに、GU判定指示信号線３０３により該GU分
岐判定回路３０１が起動され、そのGU分岐判定
結果が信号線３０２を介してIU３へ送出される。
FU CC変更命令の直後に条件付分岐命令がき
た場合には、判定ユニツト決定回路３０６は
PSW CC選択信号線３０４を“０”、GU判定指
示信号線３０３を“０”、FU判定指示信号線３０
５を“１”とする。この結果、FU判定指示信号
線３０５によりFU分岐判定回路３０７が起動さ
れ、信号線２１２のFU CCにより分岐判定が行
われ、そのFU分岐判定結果が信号線３０８を介
してIU３へ送出される。
た場合には、判定ユニツト決定回路３０６は
PSW CC選択信号線３０４を“０”、GU判定指
示信号線３０３を“０”、FU判定指示信号線３０
５を“１”とする。この結果、FU判定指示信号
線３０５によりFU分岐判定回路３０７が起動さ
れ、信号線２１２のFU CCにより分岐判定が行
われ、そのFU分岐判定結果が信号線３０８を介
してIU３へ送出される。
条件付分岐命令の直前にGU CCおよびFUCC
変更命令がない場合には、判定ユニツト決定回路
３０６はPSW CC選択信号線３０４を“１”、
GU判定指示信号線３０３を“１”、FU判定指示
信号線３０５を“０”とする。この結果、PSW
のCC部２０５がセレクタ３０９を介してGU分岐
判定回路３０１に入力されるとともに、GU判定
指示信号線３０３によりGU分岐判定回路３０１
が起動され、PSW CCにより分岐判定が行われ、
そのGU分岐判定結果が信号線３０２を介してIU
３へ送出される。
変更命令がない場合には、判定ユニツト決定回路
３０６はPSW CC選択信号線３０４を“１”、
GU判定指示信号線３０３を“１”、FU判定指示
信号線３０５を“０”とする。この結果、PSW
のCC部２０５がセレクタ３０９を介してGU分岐
判定回路３０１に入力されるとともに、GU判定
指示信号線３０３によりGU分岐判定回路３０１
が起動され、PSW CCにより分岐判定が行われ、
そのGU分岐判定結果が信号線３０２を介してIU
３へ送出される。
IU３では、上記信号線３０２，３０８のGU分
岐判定結果とFU分岐判定結果をORして分岐制
御回路２０９に入力する。分岐制御回路２０９の
動作は、第２図の従来例と全く同様である。
岐判定結果とFU分岐判定結果をORして分岐制
御回路２０９に入力する。分岐制御回路２０９の
動作は、第２図の従来例と全く同様である。
第４図は分岐判定回路３０１，３０７の構成例
を示したものである。こゞでコンデイシヨンコー
ド（CC）は２ビツトよりなり、例えば加算命令
の場合、“00”は加算結果がゼロ、“01”はゼロよ
り小、“10”はゼロより大、“11”はオーバフロー
を表わしている。このCCをデコーダ４０１でデ
コードし、そのデコード信号と分岐命令４０２の
分岐条件マスク部（M1）とのアンド条件をアン
ド回路４０３〜４０６でとり、結果が“１”とな
れば分岐成功、結果が“０”であれば分岐不成功
という判定を行う。判定結果はオア回路４０７を
通り、アンド回路４０８で判定動作指示信号と判
定ユニツト指示信号とのアンド条件がとられて送
出される。アンド回路４０８における判定動作指
示信号はBC命令実行時に発行される。又、判定
ユニツト指示信号は、GU分岐判定回路３０１で
は第３図のGU判定指示信号線３０３の信号が与
えられ、FU分岐判定回路３０７はFU判定指示信
号線３０５の信号が与えられる。即ち、GU／
FU分岐判定回路３０１，３０７はそれぞれ判定
動作指示信号が“１”で、しかもGU／FU判定
指示信号（判定ユニツト指示信号）が“１”のと
きのみ判定動作を行う。
を示したものである。こゞでコンデイシヨンコー
ド（CC）は２ビツトよりなり、例えば加算命令
の場合、“00”は加算結果がゼロ、“01”はゼロよ
り小、“10”はゼロより大、“11”はオーバフロー
を表わしている。このCCをデコーダ４０１でデ
コードし、そのデコード信号と分岐命令４０２の
分岐条件マスク部（M1）とのアンド条件をアン
ド回路４０３〜４０６でとり、結果が“１”とな
れば分岐成功、結果が“０”であれば分岐不成功
という判定を行う。判定結果はオア回路４０７を
通り、アンド回路４０８で判定動作指示信号と判
定ユニツト指示信号とのアンド条件がとられて送
出される。アンド回路４０８における判定動作指
示信号はBC命令実行時に発行される。又、判定
ユニツト指示信号は、GU分岐判定回路３０１で
は第３図のGU判定指示信号線３０３の信号が与
えられ、FU分岐判定回路３０７はFU判定指示信
号線３０５の信号が与えられる。即ち、GU／
FU分岐判定回路３０１，３０７はそれぞれ判定
動作指示信号が“１”で、しかもGU／FU判定
指示信号（判定ユニツト指示信号）が“１”のと
きのみ判定動作を行う。
第５図および第６図は判定ユニツト決定回路３
０６を説明するための図である。
０６を説明するための図である。
第５図は条件付分岐命令とGU／FU CC変更命
令との隣接状況による分岐判定ユニツトの決定ア
ルゴリズムをタイミング・チヤートで示したもの
である。第５図において、(A)は条件付分岐命令の
直前にGU CC変更命令がいる場合を示している。
この場合はGU CC変更命令実行中という信号の
１サイクルデイレイ信号が分岐判定時に“１”に
なつているので、GU CCを用いて分岐判定を行
えばよい。(B)は条件付分岐命令の直前にFU CC
変更命令がいる場合を示している。この場合も(A)
と同様にFU CC変更命令実行中という信号の１
サイクルデイレイ信号が分岐判定時に“１”とな
つているので、FU CCを用いて分岐判定を行え
ばよい。(C)は条件付分岐命令の直前にはGU／
FUともに変更命令がいない場合を示す。この場
合はPSW CCを用いて分岐判定を行えばよい。
令との隣接状況による分岐判定ユニツトの決定ア
ルゴリズムをタイミング・チヤートで示したもの
である。第５図において、(A)は条件付分岐命令の
直前にGU CC変更命令がいる場合を示している。
この場合はGU CC変更命令実行中という信号の
１サイクルデイレイ信号が分岐判定時に“１”に
なつているので、GU CCを用いて分岐判定を行
えばよい。(B)は条件付分岐命令の直前にFU CC
変更命令がいる場合を示している。この場合も(A)
と同様にFU CC変更命令実行中という信号の１
サイクルデイレイ信号が分岐判定時に“１”とな
つているので、FU CCを用いて分岐判定を行え
ばよい。(C)は条件付分岐命令の直前にはGU／
FUともに変更命令がいない場合を示す。この場
合はPSW CCを用いて分岐判定を行えばよい。
第６図は判定ユニツト決定回路３０６の構成例
を示したものである。第５図のアルゴリズムによ
り、FU判定指示信号線３０５の信号はFU CC変
更命令実行中を示す信号をデイレイラツチ６０１
で１サイクル遅延することにより得られ、GU判
定指示信号３０３の信号は該デイレイラツチ６０
１の出力を反転回路６０３を通すことにより得ら
れる。又、PSW CC選択信号線３０４の信号は、
上記デイレイラツチ６０１の出力とGU CC変更
命令実行中を示す信号をデイレイラツチ６０２で
１サイクル遅延した出力とをNOR回路６０４を
通すことにより得られる。なお。GU／FU CC変
更命令実行中を示す信号はGU／FUから得れば
よい。
を示したものである。第５図のアルゴリズムによ
り、FU判定指示信号線３０５の信号はFU CC変
更命令実行中を示す信号をデイレイラツチ６０１
で１サイクル遅延することにより得られ、GU判
定指示信号３０３の信号は該デイレイラツチ６０
１の出力を反転回路６０３を通すことにより得ら
れる。又、PSW CC選択信号線３０４の信号は、
上記デイレイラツチ６０１の出力とGU CC変更
命令実行中を示す信号をデイレイラツチ６０２で
１サイクル遅延した出力とをNOR回路６０４を
通すことにより得られる。なお。GU／FU CC変
更命令実行中を示す信号はGU／FUから得れば
よい。
次に、本発明を適用することにより、従来技術
に比べて条件付分岐命令の分岐判定命令動作の高
速化が達成されることを具体例で説明する。
に比べて条件付分岐命令の分岐判定命令動作の高
速化が達成されることを具体例で説明する。
第７図Ａ，ＢはそれぞれBC命令の直前に
GU／FU CCを変更する命令がある場合の一例を
示している。第７図では、BC命令とCC変更命令
以外はロード命令(L)と仮定しているが、これは何
の命令であつてもかまわない。(A)はBC命令の直
前にCC変更命令として固定小数点加算命令(A)が
ある例で、この場合はGU CCによる分岐判定を
行う必要がある。又、(B)はBC命令の直前にCC変
更命令として浮動小数点加算命令（AE）がある
例で、この場合はFU CCによる分岐判定を行う
必要がある。
GU／FU CCを変更する命令がある場合の一例を
示している。第７図では、BC命令とCC変更命令
以外はロード命令(L)と仮定しているが、これは何
の命令であつてもかまわない。(A)はBC命令の直
前にCC変更命令として固定小数点加算命令(A)が
ある例で、この場合はGU CCによる分岐判定を
行う必要がある。又、(B)はBC命令の直前にCC変
更命令として浮動小数点加算命令（AE）がある
例で、この場合はFU CCによる分岐判定を行う
必要がある。
第８図Ａは第７図Ａの命令列を実行し、分岐が
成功した時のタイミング・チヤートである。こゝ
で、D.A.L.Eは命令パイプラインの各ステージ
で、それぞれ命令デコード、アドレス計算、オペ
ランド・ロード、実行ステージを表わしている。
Ａ命令で作成されたCCは、Ａ命令のＥステージ
の終りでGU CCとして確定し、その半サイクル
後に分岐判定が行われて、さらに半サイクル後に
分岐先命令のデコードが開始される。第７図Ａか
ら分かる様に、BC命令実行の終了から分岐先命
令の実行開始まで３サイクル必要としている。こ
のタイミングは従来技術／本発明とも全く同じで
ある。これは、第２図の分岐判定回路２０７と第
３図の分岐判定回路３０１の位置関係は同一であ
ることによる。
成功した時のタイミング・チヤートである。こゝ
で、D.A.L.Eは命令パイプラインの各ステージ
で、それぞれ命令デコード、アドレス計算、オペ
ランド・ロード、実行ステージを表わしている。
Ａ命令で作成されたCCは、Ａ命令のＥステージ
の終りでGU CCとして確定し、その半サイクル
後に分岐判定が行われて、さらに半サイクル後に
分岐先命令のデコードが開始される。第７図Ａか
ら分かる様に、BC命令実行の終了から分岐先命
令の実行開始まで３サイクル必要としている。こ
のタイミングは従来技術／本発明とも全く同じで
ある。これは、第２図の分岐判定回路２０７と第
３図の分岐判定回路３０１の位置関係は同一であ
ることによる。
第８図Ｂは第７図Ｂの命令列を実行し、分岐が
成功した時の従来技術のタイミング・チヤートで
ある。AE命令のCCは、FU CCとしてAE命令の
Ｅステージの終りでFU６にて確定する。しかし、
このFU CCをGU５まで転送するのに１サイクル
かかるので、GU５での分岐判定はそのさらに半
サイクルあとで行われ、分岐先命令のデコードは
さらに半サイクル後となる。従つてBC命令の終
了から分岐先命令の実行開始まではGU CCの場
合より１サイクル多い４サイクルとなつてしま
う。
成功した時の従来技術のタイミング・チヤートで
ある。AE命令のCCは、FU CCとしてAE命令の
Ｅステージの終りでFU６にて確定する。しかし、
このFU CCをGU５まで転送するのに１サイクル
かかるので、GU５での分岐判定はそのさらに半
サイクルあとで行われ、分岐先命令のデコードは
さらに半サイクル後となる。従つてBC命令の終
了から分岐先命令の実行開始まではGU CCの場
合より１サイクル多い４サイクルとなつてしま
う。
第８図Ｃは同じく第７図Ｂの命令列を実行し、
分岐が成功した時の本発明のタイミング・チヤー
トである。これは第８図Ａと同じであり、BC命
令実行の終了から分岐先命令の実行開始まで３サ
イクルとなり、第８図Ｂに示す従来技術より１サ
イクル短縮されている。即ち、AE命令のCCは、
FU CCとしてAE命令のＥステージの終りで確定
し、その半サイクル後にFU６で分岐判定が行わ
れ、その半サイクル後にはIU３で分岐先命令の
デコードが開始される。
分岐が成功した時の本発明のタイミング・チヤー
トである。これは第８図Ａと同じであり、BC命
令実行の終了から分岐先命令の実行開始まで３サ
イクルとなり、第８図Ｂに示す従来技術より１サ
イクル短縮されている。即ち、AE命令のCCは、
FU CCとしてAE命令のＥステージの終りで確定
し、その半サイクル後にFU６で分岐判定が行わ
れ、その半サイクル後にはIU３で分岐先命令の
デコードが開始される。
以上、本発明の一実施例を説明したが、勿論、
本発明はこれに限定されるものではない。例え
ば、実施例では、BC命令の直前にCC変更命令が
いない場合はPSW CCにより分岐判定するとし
たが、別のインプリメントとしては次の様なもの
も考えられる。つまり各ユニツトで最後に変更し
たCCを保持しておき、BC命令の以前で最後に
CCを変更したユニツトのCCを分岐判定に用いる
という方法も考えられる。
本発明はこれに限定されるものではない。例え
ば、実施例では、BC命令の直前にCC変更命令が
いない場合はPSW CCにより分岐判定するとし
たが、別のインプリメントとしては次の様なもの
も考えられる。つまり各ユニツトで最後に変更し
たCCを保持しておき、BC命令の以前で最後に
CCを変更したユニツトのCCを分岐判定に用いる
という方法も考えられる。
以上の説明から明らかな如く、本発明によれ
ば、複数の演算ユニツトを有する情報処理装置に
おいて、各演算ユニツトに分岐判定回路を設ける
こととしたため、条件付分岐命令の分岐判定の高
速化、すなわち条件付分岐命令の性能の向上が達
成できる。
ば、複数の演算ユニツトを有する情報処理装置に
おいて、各演算ユニツトに分岐判定回路を設ける
こととしたため、条件付分岐命令の分岐判定の高
速化、すなわち条件付分岐命令の性能の向上が達
成できる。
第１図は複数の演算ユニツトを有する情報処理
装置の構成例を示すブロツク図、第２図は複数演
算ユニツト内の従来の構成例を示すブロツク図、
第３図は本発明の一実施例を示すブロツク図、第
４図は第３図中の分岐判定回路の具体的構成例を
示す図、第５図は第３図中の判定ユニツト決定回
路の動作アリゴリズムを説明するためのタイミン
グ図、第６図は同判定ユニツト決定回路の具体的
構成例を示す図、第７図は命令列の一例を示す
図、第８図は従来技術と本発明の動作を比較する
ためのタイミング図である。 ３……命令制御ユニツト、５，６……演算ユニ
ツト、２０１，２１０……演算器、２０２，２１
１……条件コード作成回路、３０１，３０７……
分岐判定回路、３０６……判定ユニツト決定回
路、２０９……分岐制御回路。
装置の構成例を示すブロツク図、第２図は複数演
算ユニツト内の従来の構成例を示すブロツク図、
第３図は本発明の一実施例を示すブロツク図、第
４図は第３図中の分岐判定回路の具体的構成例を
示す図、第５図は第３図中の判定ユニツト決定回
路の動作アリゴリズムを説明するためのタイミン
グ図、第６図は同判定ユニツト決定回路の具体的
構成例を示す図、第７図は命令列の一例を示す
図、第８図は従来技術と本発明の動作を比較する
ためのタイミング図である。 ３……命令制御ユニツト、５，６……演算ユニ
ツト、２０１，２１０……演算器、２０２，２１
１……条件コード作成回路、３０１，３０７……
分岐判定回路、３０６……判定ユニツト決定回
路、２０９……分岐制御回路。
Claims (1)
- 【特許請求の範囲】 １ 命令の発行を制御し、かつ、条件付分岐命令
が発行された時、該条件付分岐命令によつて指定
された分岐条件マスク情報を発生する命令制御ユ
ニツトと、 各々、演算命令を実行し、条件コード変更命令
の実行によつて条件コードを発生する複数の演算
ユニツトと、 上記演算ユニツトの各々に対応して設けられ、
上記命令制御ユニツトからの上記マスク情報に基
づいて対応する上記演算ユニツトで発生された上
記条件コードを判定する複数の分岐判定手段と、 最新の条件コードを発生する演算ユニツトに対
応する上記分岐判定手段の一つへ選択信号を与え
る判定ユニツト決定手段と、 を有し、条件付分岐命令が発行された時、上記
分岐判定手段は上記判定ユニツト決定手段からの
選択信号に応答して判定結果を出力し、上記命令
制御ユニツトは上記判定結果に基づいて、次に実
行されるべき命令を決定することを特徴とする情
報処理装置。 ２ 上記複数の演算ユニツトに接続され、上記複
数の演算ユニツトで発生された上記条件コードを
保持し、新しい条件コードが発生されることによ
つて、この新しい条件コードで更新する保持手段
を有し、上記判定ユニツト決定手段は条件付分岐
命令の直前に条件コード変更命令が実行されたか
否かに基づいて、上記複数の演算ユニツトの一つ
で発生された条件コードか上記保持手段が保持す
る条件コードかのいずれか一方で分岐判定が行わ
れるように上記選択信号を与えることを特徴とす
る特許請求の範囲第１項記載の情報処理装置。 ３ 上記演算ユニツトの一つは、自演算ユニツト
および他の演算ユニツトで発生された上記条件コ
ードを保持し、新しい条件コードが発生されるこ
とによつて、この新しい条件コードで更新する保
持手段と、自演算ユニツトで発生された条件コー
ドと保持手段が保持する条件コードの一方を選択
して自演算ユニツトに対応する上記分岐判定手段
を与える選択手段とを含み、上記判定ユニツト決
定手段は条件付分岐命令の直前に条件コード変更
命令が実行されたか否に基づいて、最新の条件コ
ードで分岐判定を行うように上記選択手段および
分岐判定手段の一つに上記選択信号を与えること
を特徴とする特許請求の範囲第１項記載の情報処
理装置。 ４ 上記複数の演算ユニツトの一つは固定小数点
命令および十進命令を実行する一般命令演算ユニ
ツトであり、他の一つは浮動小数点命令を実行す
る浮動小数点命令演算ユニツトであることを特徴
とする特許請求の範囲第１項、第２項もしくは第
３項記載の情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150618A JPS6043751A (ja) | 1983-08-18 | 1983-08-18 | 情報処理装置 |
| US06/637,137 US4654785A (en) | 1983-08-18 | 1984-08-03 | Information processing system |
| EP84109229A EP0134000A3 (en) | 1983-08-18 | 1984-08-03 | Information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58150618A JPS6043751A (ja) | 1983-08-18 | 1983-08-18 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6043751A JPS6043751A (ja) | 1985-03-08 |
| JPS633337B2 true JPS633337B2 (ja) | 1988-01-22 |
Family
ID=15500804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58150618A Granted JPS6043751A (ja) | 1983-08-18 | 1983-08-18 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4654785A (ja) |
| EP (1) | EP0134000A3 (ja) |
| JP (1) | JPS6043751A (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4773035A (en) * | 1984-10-19 | 1988-09-20 | Amdahl Corporation | Pipelined data processing system utilizing ideal floating point execution condition detection |
| JPH0769818B2 (ja) * | 1984-10-31 | 1995-07-31 | 株式会社日立製作所 | デ−タ処理装置 |
| JPS6341932A (ja) * | 1985-08-22 | 1988-02-23 | Nec Corp | 分岐命令処理装置 |
| US4763294A (en) * | 1985-12-19 | 1988-08-09 | Wang Laboratories, Inc. | Method and apparatus for floating point operations |
| DE3752100T2 (de) * | 1986-01-07 | 1997-12-11 | Nippon Electric Co | Befehlsvorabrufgerät mit einer Schaltung zum Prüfen der Vorhersage eines Verzweigungsbefehls vor seiner Ausführung |
| JPS6426222A (en) * | 1987-07-22 | 1989-01-27 | Mitsubishi Electric Corp | Arithmetic circuit with flag detecting function |
| US4914581A (en) * | 1987-10-26 | 1990-04-03 | Motorola, Inc. | Method and apparatus for explicitly evaluating conditions in a data processor |
| US4823260A (en) * | 1987-11-12 | 1989-04-18 | Intel Corporation | Mixed-precision floating point operations from a single instruction opcode |
| US4945509A (en) * | 1988-03-14 | 1990-07-31 | International Business Machines Corporation | Dual look ahead mask generator |
| US5062041A (en) * | 1988-12-29 | 1991-10-29 | Wang Laboratories, Inc. | Processor/coprocessor interface apparatus including microinstruction clock synchronization |
| US4982428A (en) * | 1988-12-29 | 1991-01-01 | At&T Bell Laboratories | Arrangement for canceling interference in transmission systems |
| US5127092A (en) * | 1989-06-15 | 1992-06-30 | North American Philips Corp. | Apparatus and method for collective branching in a multiple instruction stream multiprocessor where any of the parallel processors is scheduled to evaluate the branching condition |
| JP2768803B2 (ja) * | 1990-04-26 | 1998-06-25 | 株式会社東芝 | 並列演算処理装置 |
| JP2793357B2 (ja) * | 1990-11-20 | 1998-09-03 | 株式会社東芝 | 並列演算装置 |
| JP2793342B2 (ja) * | 1990-08-09 | 1998-09-03 | 株式会社東芝 | 演算処理装置 |
| US5630157A (en) * | 1991-06-13 | 1997-05-13 | International Business Machines Corporation | Computer organization for multiple and out-of-order execution of condition code testing and setting instructions |
| AU3437293A (en) * | 1993-01-06 | 1994-08-15 | 3Do Company, The | Digital signal processor architecture |
| US5485629A (en) * | 1993-01-22 | 1996-01-16 | Intel Corporation | Method and apparatus for executing control flow instructions in a control flow pipeline in parallel with arithmetic instructions being executed in arithmetic pipelines |
| US5717908A (en) * | 1993-02-25 | 1998-02-10 | Intel Corporation | Pattern recognition system using a four address arithmetic logic unit |
| US5825921A (en) * | 1993-03-19 | 1998-10-20 | Intel Corporation | Memory transfer apparatus and method useful within a pattern recognition system |
| EP0623874A1 (en) * | 1993-05-03 | 1994-11-09 | International Business Machines Corporation | Method for improving the performance of processors executing instructions in a loop |
| US5815695A (en) * | 1993-10-28 | 1998-09-29 | Apple Computer, Inc. | Method and apparatus for using condition codes to nullify instructions based on results of previously-executed instructions on a computer processor |
| DE69836056T2 (de) * | 1997-08-29 | 2007-04-12 | Matsushita Electric Industrial Co., Ltd., Kadoma | Prozessor mit verringerter Zahl von bedingten Befehlen |
| JP3830683B2 (ja) * | 1998-12-28 | 2006-10-04 | 富士通株式会社 | Ｖｌｉｗプロセッサ |
| US6636995B1 (en) | 2000-07-13 | 2003-10-21 | International Business Machines Corporation | Method of automatic latch insertion for testing application specific integrated circuits |
| JP4228241B2 (ja) | 2006-12-13 | 2009-02-25 | ソニー株式会社 | 演算処理装置 |
| US8555039B2 (en) * | 2007-05-03 | 2013-10-08 | Qualcomm Incorporated | System and method for using a local condition code register for accelerating conditional instruction execution in a pipeline processor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5021821B1 (ja) * | 1968-10-31 | 1975-07-25 | ||
| US4038643A (en) * | 1975-11-04 | 1977-07-26 | Burroughs Corporation | Microprogramming control system |
| US4179737A (en) * | 1977-12-23 | 1979-12-18 | Burroughs Corporation | Means and methods for providing greater speed and flexibility of microinstruction sequencing |
| US4161784A (en) * | 1978-01-05 | 1979-07-17 | Honeywell Information Systems, Inc. | Microprogrammable floating point arithmetic unit capable of performing arithmetic operations on long and short operands |
| US4338675A (en) * | 1980-02-13 | 1982-07-06 | Intel Corporation | Numeric data processor |
-
1983
- 1983-08-18 JP JP58150618A patent/JPS6043751A/ja active Granted
-
1984
- 1984-08-03 EP EP84109229A patent/EP0134000A3/en not_active Withdrawn
- 1984-08-03 US US06/637,137 patent/US4654785A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6043751A (ja) | 1985-03-08 |
| EP0134000A2 (en) | 1985-03-13 |
| US4654785A (en) | 1987-03-31 |
| EP0134000A3 (en) | 1988-07-20 |
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