JP2772100B2 - 並列命令フェッチ機構 - Google Patents
並列命令フェッチ機構Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、複数種類の異なる長さの命令で構成され
る命令セットを持つ計算機システムに係り、特にほぼ同
時に複数の命令をフェッチするための並列命令フェッチ
機構に関する。
る命令セットを持つ計算機システムに係り、特にほぼ同
時に複数の命令をフェッチするための並列命令フェッチ
機構に関する。
（従来の技術） 一般にCISC（Complex Instruction Set Computer）型
の計算機では、幾つかの異なる命令形式が定義されてお
り、多くの場合、形式によって命令語長が異なってい
る。CISC型の計算機では、このような、それぞれ異なる
長さの命令語を含む命令列が順次処理される。
の計算機では、幾つかの異なる命令形式が定義されてお
り、多くの場合、形式によって命令語長が異なってい
る。CISC型の計算機では、このような、それぞれ異なる
長さの命令語を含む命令列が順次処理される。
命令語の処理には、パイプライン制御を採用するのが
一般的である。このパイプライン制御は、命令語の処理
を更に細かな処理単位に分割し、それぞれの処理単位を
並列に処理することで、見掛け上の各命令語の処理時間
を短縮するものである。しかしこれは、各処理単位に注
目すれば、一時に１命令しか処理できない。
一般的である。このパイプライン制御は、命令語の処理
を更に細かな処理単位に分割し、それぞれの処理単位を
並列に処理することで、見掛け上の各命令語の処理時間
を短縮するものである。しかしこれは、各処理単位に注
目すれば、一時に１命令しか処理できない。
最近では、命令の処理系そのものを複数備えて、更に
並列性高めることが提案されている。即ちパイプライン
の各処理単位についても、同時に複数の命令を処理可能
とするものである。例えば、通常の計算機では、パイプ
ラインの最初の処理単位は、命令フェッチ／デコードと
なっているが、これを連続する複数の命令について、同
時に行うのである。但し、プログラムは逐次処理しなけ
ればならないので、同時実行可能か否かの判断が必要と
なる。
並列性高めることが提案されている。即ちパイプライン
の各処理単位についても、同時に複数の命令を処理可能
とするものである。例えば、通常の計算機では、パイプ
ラインの最初の処理単位は、命令フェッチ／デコードと
なっているが、これを連続する複数の命令について、同
時に行うのである。但し、プログラムは逐次処理しなけ
ればならないので、同時実行可能か否かの判断が必要と
なる。
このような方式は、特にRISC（Reduced Instruction
Set Computer）型の計算機システム、つまり命令長が固
定であるような計算機システムで実現されており、特に
命令フェッチ／デコードに関していえば、その実現は極
めて簡単である。しかし、一般のCISC型の計算機では、
異なる長さの命令を扱うことかから、まず最初の命令を
デコードしなければ後続の命令の開始位置すら分らない
ため、命令の並列実行は実現困難である。
Set Computer）型の計算機システム、つまり命令長が固
定であるような計算機システムで実現されており、特に
命令フェッチ／デコードに関していえば、その実現は極
めて簡単である。しかし、一般のCISC型の計算機では、
異なる長さの命令を扱うことかから、まず最初の命令を
デコードしなければ後続の命令の開始位置すら分らない
ため、命令の並列実行は実現困難である。
この従来のCISC型の計算機システムに設けられた命令
フェッチ機構の具体的な構成を第３図に示す。まず命令
列は当然メモリに置かれているが、一般にはキャッシュ
メモリ（命令キャッシュ）を介して（CPU内の）命令フ
ェッチ機構に読込まれる。ここでは、命令キャッシュの
１ライン（ブロック）分のデータが第３図の命令フェッ
チ機構に読込まれ、同機構内の命令バァッファ31に格納
される。この命令バァッファ31内で次に取出すべき命令
語の位置（先頭位置）は、レジスタ32に保持された命令
取出しポインタＰで指定される。命令フェッチ回路33
は、命令バァッファ31の、レジスタ32（命令取出しポイ
ンタＰ）で指定された位置から、システムで扱われる最
大命令語長分の命令語34を取出して命令パイプラインに
流す。この命令語34には、実際に実行すべき命令語（有
効命令語）がその先頭位置から確実に含まれており、正
しい命令実行処理が可能となる。
フェッチ機構の具体的な構成を第３図に示す。まず命令
列は当然メモリに置かれているが、一般にはキャッシュ
メモリ（命令キャッシュ）を介して（CPU内の）命令フ
ェッチ機構に読込まれる。ここでは、命令キャッシュの
１ライン（ブロック）分のデータが第３図の命令フェッ
チ機構に読込まれ、同機構内の命令バァッファ31に格納
される。この命令バァッファ31内で次に取出すべき命令
語の位置（先頭位置）は、レジスタ32に保持された命令
取出しポインタＰで指定される。命令フェッチ回路33
は、命令バァッファ31の、レジスタ32（命令取出しポイ
ンタＰ）で指定された位置から、システムで扱われる最
大命令語長分の命令語34を取出して命令パイプラインに
流す。この命令語34には、実際に実行すべき命令語（有
効命令語）がその先頭位置から確実に含まれており、正
しい命令実行処理が可能となる。
さて、命令フェッチ回路33から命令語34が取出される
と、その時点でOP（オペレーション）コード（斜線部）
が確定する。このOPコードをデコード回路（DEC）35で
デコードすることにより、取出した命令語34のうちの有
効命令語の長さが決定（確定）される。加算回路（AD
D）36は、レジスタ32に保持されている命令取出しポイ
ンタＰの値にデコード回路35によって確定された命令語
長を加算する。この加算回路36の加算結果は、命令バッ
ファ31から更に次に取出すべき新たな命令語の位置を示
しており、レジスタ32（命令取出しポインタＰ）はこの
加算結果に更新される。
と、その時点でOP（オペレーション）コード（斜線部）
が確定する。このOPコードをデコード回路（DEC）35で
デコードすることにより、取出した命令語34のうちの有
効命令語の長さが決定（確定）される。加算回路（AD
D）36は、レジスタ32に保持されている命令取出しポイ
ンタＰの値にデコード回路35によって確定された命令語
長を加算する。この加算回路36の加算結果は、命令バッ
ファ31から更に次に取出すべき新たな命令語の位置を示
しており、レジスタ32（命令取出しポインタＰ）はこの
加算結果に更新される。
（発明が解決しようとする課題） 上記したように長さの異なる複数の形式の命令語を扱
う計算機で適用される従来の命令フェッチ機構では、命
令取出しポインタの指定する位置から始まる命令語をフ
ェッチして（そのOPコードを）デコードし、その命令語
長（実際に実行すべき命令語部分の長さ）を判別するま
では、次の命令の取出し位置は決まらないことから、最
初の命令（先行命令）をデコードして次の命令の開始位
置を求めた後でなければ、次の命令の取出しを行うこと
ができず、複数命令を同時にフェッチすることができな
いという問題があった。
う計算機で適用される従来の命令フェッチ機構では、命
令取出しポインタの指定する位置から始まる命令語をフ
ェッチして（そのOPコードを）デコードし、その命令語
長（実際に実行すべき命令語部分の長さ）を判別するま
では、次の命令の取出し位置は決まらないことから、最
初の命令（先行命令）をデコードして次の命令の開始位
置を求めた後でなければ、次の命令の取出しを行うこと
ができず、複数命令を同時にフェッチすることができな
いという問題があった。
この発明は上記事情に鑑みてなされたものでその目的
は、長さの異なる複数の形式の命令語を扱う計算機にお
いても、複数命令がほぼ同時にフェッチできる並列命令
フェッチ機構を提供することにある。
は、長さの異なる複数の形式の命令語を扱う計算機にお
いても、複数命令がほぼ同時にフェッチできる並列命令
フェッチ機構を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明は、長さの異なる複数形式の命令を適用する
計算機システムに用いられる並列命令フェッチ機構であ
って、次に実行すべき第１の命令を取出すと共に、その
命令取出し動作と並行して、上記第１の命令の次の命令
となり得る複数の候補（次命令候補）を取出す命令フェ
ッチ手段と、この命令フェッチ手段によって取出された
複数の次命令候補から、実際に実行すべき命令を上記第
１の命令と並列に実行可能なように選択する選択手段
と、上記命令フェッチ手段によって取出された第１の命
令のオペレーションコード部（OPコード部）をデコード
してその命令長を判別し、その命令長をもとに上記選択
手段を制御して次命令を選択させるデコード手段とを備
えたことを特徴とする。
計算機システムに用いられる並列命令フェッチ機構であ
って、次に実行すべき第１の命令を取出すと共に、その
命令取出し動作と並行して、上記第１の命令の次の命令
となり得る複数の候補（次命令候補）を取出す命令フェ
ッチ手段と、この命令フェッチ手段によって取出された
複数の次命令候補から、実際に実行すべき命令を上記第
１の命令と並列に実行可能なように選択する選択手段
と、上記命令フェッチ手段によって取出された第１の命
令のオペレーションコード部（OPコード部）をデコード
してその命令長を判別し、その命令長をもとに上記選択
手段を制御して次命令を選択させるデコード手段とを備
えたことを特徴とする。
以上は、第１の命令の次命令を当該第１の命令と並列
に実行可能なようにほぼ同時にフェッチするための並列
フェッチ機構の構成であるが、次命令以降の命令も、第
１の命令と並列に実行可能なようにほぼ同時にフェッチ
するためには、上記命令フェッチ手段、上記選択手段、
および上記デコード手段に代えて、次に実行すべき第１
の命令を取出すと共に、その命令取出し動作と並行し
て、上記第１の命令に続く連続するＮ個（Ｎは２以上の
整数）の後続命令の各々について、当該後続命令となり
得る複数の候補を取出す命令フェッチ手段、この命令フ
ェッチ手段によって取出されたＮ個の後続命令の各々に
ついての複数の候補から、実際に実行すべき命令を第１
の命令と並列に実行可能なように命令順に選択する選択
手段と、命令フェッチ手段によって第１の命令が取出さ
れる毎と、選択手段によってＮ−１個目までの各命令が
選択される毎に、当該命令のOPコード部をデコードして
その命令長を判別し、その都度、その命令長をもとに選
択手段を制御して当該命令の後続命令を選択させるデコ
ード手段を用いればよい。
に実行可能なようにほぼ同時にフェッチするための並列
フェッチ機構の構成であるが、次命令以降の命令も、第
１の命令と並列に実行可能なようにほぼ同時にフェッチ
するためには、上記命令フェッチ手段、上記選択手段、
および上記デコード手段に代えて、次に実行すべき第１
の命令を取出すと共に、その命令取出し動作と並行し
て、上記第１の命令に続く連続するＮ個（Ｎは２以上の
整数）の後続命令の各々について、当該後続命令となり
得る複数の候補を取出す命令フェッチ手段、この命令フ
ェッチ手段によって取出されたＮ個の後続命令の各々に
ついての複数の候補から、実際に実行すべき命令を第１
の命令と並列に実行可能なように命令順に選択する選択
手段と、命令フェッチ手段によって第１の命令が取出さ
れる毎と、選択手段によってＮ−１個目までの各命令が
選択される毎に、当該命令のOPコード部をデコードして
その命令長を判別し、その都度、その命令長をもとに選
択手段を制御して当該命令の後続命令を選択させるデコ
ード手段を用いればよい。
（作用） 次に実行すべき命令（第１の命令）の位置は、従来例
でも述べられているように命令取出しポインタＰによっ
て示されて、はっきりしているため、これを取出すこと
はできる。一方、第１の命令に続く１つまたは複数の後
続命令のそれぞれの位置（メモリまたは命令バァッファ
上の位置）は、先行する命令の命令長に依存するため、
第１の命令フェッチ時には確定していない。しかし、取
扱う命令の命令長が固定ではないといっても、命令長の
種類は幾つかに限定される。したがって、第１の命令の
次の命令（次命令）が存在し得る位置（候補位置）も、
何種類かに限定される。更にその次の命令（次々命令）
の候補位置についても同様である。そこで、上記の構成
においては、命令フェッチ手段は、第１の命令を取出す
のと並行して、第１の命令の後続命令の候補、例えば次
命令候補および次々命令候補を全て取出す。命令フェッ
チ手段によって取出された第１の命令のOPコード部はデ
コード手段によってデコードされ、その命令長が判別さ
れる。第１の命令の命令長が判別されると、次命令の位
置が確定し、これにより次命令の候補の中から確定した
１つが選択手段によって選択される。次命令が確定する
と、デコード手段によってその命令長が判別され、次々
命令の位置が確定する。これにより次々命令の候補の中
から確定した１つが選択手段によって選択される。この
ようにして選択手段により選択された次命令および次々
命令は、上記第１の命令と共に実行ユニットに供給され
て並列にデコードされ、命令の並列処理に供される。こ
こで、上記次命令および次々命令は、それぞれ先行する
命令（次命令に対しては第１の命令、次々命令に対して
は次命令）より、当該先行する命令の命令長の判別と選
択手段による命令選択とに要する時間だけ遅れて実行ユ
ニットに送られることになるが、従来のような、メモリ
または命令バァッファから１命令を取出す毎に、その命
令の命令長を判別し、判別した命令長に従って次の命令
をメモリまたは命令バァッファから取出すものと比べる
ならば、複数の命令をほぼ同時に命令実行ユニットにフ
ェッチすることができるといえる。即ち上記の構成によ
れば、長さの異なる複数形式の命令を適用しても、複数
の命令をほぼ同時にフェッチすることが可能となる。
でも述べられているように命令取出しポインタＰによっ
て示されて、はっきりしているため、これを取出すこと
はできる。一方、第１の命令に続く１つまたは複数の後
続命令のそれぞれの位置（メモリまたは命令バァッファ
上の位置）は、先行する命令の命令長に依存するため、
第１の命令フェッチ時には確定していない。しかし、取
扱う命令の命令長が固定ではないといっても、命令長の
種類は幾つかに限定される。したがって、第１の命令の
次の命令（次命令）が存在し得る位置（候補位置）も、
何種類かに限定される。更にその次の命令（次々命令）
の候補位置についても同様である。そこで、上記の構成
においては、命令フェッチ手段は、第１の命令を取出す
のと並行して、第１の命令の後続命令の候補、例えば次
命令候補および次々命令候補を全て取出す。命令フェッ
チ手段によって取出された第１の命令のOPコード部はデ
コード手段によってデコードされ、その命令長が判別さ
れる。第１の命令の命令長が判別されると、次命令の位
置が確定し、これにより次命令の候補の中から確定した
１つが選択手段によって選択される。次命令が確定する
と、デコード手段によってその命令長が判別され、次々
命令の位置が確定する。これにより次々命令の候補の中
から確定した１つが選択手段によって選択される。この
ようにして選択手段により選択された次命令および次々
命令は、上記第１の命令と共に実行ユニットに供給され
て並列にデコードされ、命令の並列処理に供される。こ
こで、上記次命令および次々命令は、それぞれ先行する
命令（次命令に対しては第１の命令、次々命令に対して
は次命令）より、当該先行する命令の命令長の判別と選
択手段による命令選択とに要する時間だけ遅れて実行ユ
ニットに送られることになるが、従来のような、メモリ
または命令バァッファから１命令を取出す毎に、その命
令の命令長を判別し、判別した命令長に従って次の命令
をメモリまたは命令バァッファから取出すものと比べる
ならば、複数の命令をほぼ同時に命令実行ユニットにフ
ェッチすることができるといえる。即ち上記の構成によ
れば、長さの異なる複数形式の命令を適用しても、複数
の命令をほぼ同時にフェッチすることが可能となる。
（実施例） 第１図はこの発明の並列命令フェッチ機構の第１実施
例を示すブロック構成図である。第１図の並列命令フェ
ッチ機構は、取扱う命令語の長さがL1,L2,L3（但しL1:L
2:L3＝1:2:3）の３種に限られるCISC型の計算機に適用
され、且つ連続する２命令（第１の命令語と第２の命令
語との２命令）をほぼ同時にフェッチするためのものと
する。なお、第３図と同一部分には同一符号を付して詳
細な説明を省略する。
例を示すブロック構成図である。第１図の並列命令フェ
ッチ機構は、取扱う命令語の長さがL1,L2,L3（但しL1:L
2:L3＝1:2:3）の３種に限られるCISC型の計算機に適用
され、且つ連続する２命令（第１の命令語と第２の命令
語との２命令）をほぼ同時にフェッチするためのものと
する。なお、第３図と同一部分には同一符号を付して詳
細な説明を省略する。
第１図において、11−１〜11−３は命令バァッファ31
から取出された（システムで扱われる最大命令語長L3分
の）命令語34のうちの実際に実行されるべき有効命令語
（第１の命令語）の次の命令の候補（次命令候補）であ
る。次命令候補11−１〜11−３は、命令語34のうちの実
際に実行されるべき第１の命令語の長さがL1〜L3である
ものとして、長さL3の幅で命令語34と同時に取出される
もので、図中の斜線部はそのOPコードに相当する部分を
示す。12はレジスタ32（命令取出しポインタＰ）で指定
された命令バァッファ31の位置からL3の幅で命令語34を
取出すと共に、次命令候補11−１〜11−３を取出す命令
フェッチ回路、13は次命令候補11−１〜11−３の１つを
確定した次命令14として選択する選択回路、15は命令語
34のOPコードをデコードして、その有効命令語（第１の
命令語）の命令語長を判別すると共に、その判別結果で
決定される次命令候補を選択回路13から選択せしめるデ
コード回路（DEC）である。16は次命令14のOPコードを
デコードして、その有効命令語（第２の命令語）の命令
語長を判別するデコード回路（DEC）、17はレジスタ32
に保持されている命令取出しポインタＰの値にデコード
回路15,16によって判別された両命令語長を加算して、
次の命令取出しポインタＰの値を決定する加算回路（AD
D）である。
から取出された（システムで扱われる最大命令語長L3分
の）命令語34のうちの実際に実行されるべき有効命令語
（第１の命令語）の次の命令の候補（次命令候補）であ
る。次命令候補11−１〜11−３は、命令語34のうちの実
際に実行されるべき第１の命令語の長さがL1〜L3である
ものとして、長さL3の幅で命令語34と同時に取出される
もので、図中の斜線部はそのOPコードに相当する部分を
示す。12はレジスタ32（命令取出しポインタＰ）で指定
された命令バァッファ31の位置からL3の幅で命令語34を
取出すと共に、次命令候補11−１〜11−３を取出す命令
フェッチ回路、13は次命令候補11−１〜11−３の１つを
確定した次命令14として選択する選択回路、15は命令語
34のOPコードをデコードして、その有効命令語（第１の
命令語）の命令語長を判別すると共に、その判別結果で
決定される次命令候補を選択回路13から選択せしめるデ
コード回路（DEC）である。16は次命令14のOPコードを
デコードして、その有効命令語（第２の命令語）の命令
語長を判別するデコード回路（DEC）、17はレジスタ32
に保持されている命令取出しポインタＰの値にデコード
回路15,16によって判別された両命令語長を加算して、
次の命令取出しポインタＰの値を決定する加算回路（AD
D）である。
次に、第１図の構成の動作を説明する。
まず、命令フェッチ回路12はレジスタ32に保持されて
いる命令取出しポインタＰの指定する命令バァッファ31
内の位置から、第１の命令語（有効命令語）を含む長さ
L3の命令語34を、第３図の命令フェッチ回路33と同様に
して取出す。第１の命令語の次の第２の命令語が格納さ
れている命令バァッファ31内の位置（開始位置）は、第
１の命令語のOPコードがデコードされて、第１の命令語
の長さが判別されるまでは不明である。しかし、命令語
長が固定ではないといっても、その長さの種類は限定さ
れており、本実施例ではL1,L2,L3の３種類である。した
がって、第１の命令語の位置が確定すると同時に、第２
の命令語の位置として、３つの候補の位置が確定するこ
とになる。そこで命令フェッチ回路12は、第１の命令語
（有効命令語）を含む長さL3の命令語34を命令バァッフ
ァ31から取出すと同時に、その取出し開始位置（レジス
タ32内の命令取出しポインタＰの指す位置）より長さL1
だけ後の位置から始まる第２の命令語の候補を含む長さ
L3の次命令候補11−１、長さL2だけ後の位置から始まる
第２の命令語の候補を含む長さL3の次命令候補11−２、
および長さL3だけ後の位置から始まる第２の命令語の候
補を含む長さL3の次命令候補11−３を取出す。
いる命令取出しポインタＰの指定する命令バァッファ31
内の位置から、第１の命令語（有効命令語）を含む長さ
L3の命令語34を、第３図の命令フェッチ回路33と同様に
して取出す。第１の命令語の次の第２の命令語が格納さ
れている命令バァッファ31内の位置（開始位置）は、第
１の命令語のOPコードがデコードされて、第１の命令語
の長さが判別されるまでは不明である。しかし、命令語
長が固定ではないといっても、その長さの種類は限定さ
れており、本実施例ではL1,L2,L3の３種類である。した
がって、第１の命令語の位置が確定すると同時に、第２
の命令語の位置として、３つの候補の位置が確定するこ
とになる。そこで命令フェッチ回路12は、第１の命令語
（有効命令語）を含む長さL3の命令語34を命令バァッフ
ァ31から取出すと同時に、その取出し開始位置（レジス
タ32内の命令取出しポインタＰの指す位置）より長さL1
だけ後の位置から始まる第２の命令語の候補を含む長さ
L3の次命令候補11−１、長さL2だけ後の位置から始まる
第２の命令語の候補を含む長さL3の次命令候補11−２、
および長さL3だけ後の位置から始まる第２の命令語の候
補を含む長さL3の次命令候補11−３を取出す。
命令フェッチ回路12から（第１の命令語を含む）命令
語34が読出されると、デコード回路15はその先頭から始
まる所定ビット長のOPコードをデコードして第１の命令
語の長さを確定し、その命令語長Li（ｉは１〜３のいず
れか）を加算回路17に出力する。同時にデコード回路15
は、選択回路13を制御して、次命令候補11−１〜11−３
のうち、確定した第１の命令語の命令語長Liによって決
定される候補を選択せしめる。これにより、確定した命
令語長LiがL1のときは次命令候補11−１が、L2のときは
次命令候補11−２が、L3のときは次命令候補11−３が、
それぞれ次命令14として選択される。この次命令14の先
頭から始まる所定ビットは、長さLiの第２の命令語のOP
コードである。
語34が読出されると、デコード回路15はその先頭から始
まる所定ビット長のOPコードをデコードして第１の命令
語の長さを確定し、その命令語長Li（ｉは１〜３のいず
れか）を加算回路17に出力する。同時にデコード回路15
は、選択回路13を制御して、次命令候補11−１〜11−３
のうち、確定した第１の命令語の命令語長Liによって決
定される候補を選択せしめる。これにより、確定した命
令語長LiがL1のときは次命令候補11−１が、L2のときは
次命令候補11−２が、L3のときは次命令候補11−３が、
それぞれ次命令14として選択される。この次命令14の先
頭から始まる所定ビットは、長さLiの第２の命令語のOP
コードである。
選択回路13によって次命令14が選択出力されると、デ
コード回路16はその先頭から始まるOPコードをデコード
して、第２の命令語の長さを確定し、その命令語長Lj
（ｊは１〜３のいずれか）を加算回路17に出力する。加
算回路17は、デコード回路15から出力される第１の命令
語の命令語長Liおよびデコード回路16から出力される第
２の命令語の命令語長Ljを受けて、レジスタ32内の命令
取出しポインタＰとの間で、Ｐ＋Li＋Ljの加算を行い、
この加算結果に命令取出しポインタＰを更新する。これ
により、命令取出しポインタＰは、取出された命令語34
に含まれる第１の命令語と、次命令14に含まれる第２の
命令語であって命令バァッファ31上で第１の命令語に続
く第２の命令語との２命令分だけ進められる。
コード回路16はその先頭から始まるOPコードをデコード
して、第２の命令語の長さを確定し、その命令語長Lj
（ｊは１〜３のいずれか）を加算回路17に出力する。加
算回路17は、デコード回路15から出力される第１の命令
語の命令語長Liおよびデコード回路16から出力される第
２の命令語の命令語長Ljを受けて、レジスタ32内の命令
取出しポインタＰとの間で、Ｐ＋Li＋Ljの加算を行い、
この加算結果に命令取出しポインタＰを更新する。これ
により、命令取出しポインタＰは、取出された命令語34
に含まれる第１の命令語と、次命令14に含まれる第２の
命令語であって命令バァッファ31上で第１の命令語に続
く第２の命令語との２命令分だけ進められる。
命令フェッチ回路12により取出された命令語34および
選択回路13によって選択出力された次命令14は、２命令
の並列デコード処理が可能な実行ユニット（図示せず）
に供給され、同ユニット内の命令デコード回路により並
列にデコードされて命令の並列処理に供される。一方、
命令フェッチ回路12は、更新された命令取出しポインタ
Ｐの指定に応じ、次に実行すべき連続する２命令をほぼ
同時にフェッチするために、新たな命令語34および次命
令候補11−１〜11−３の取出しを行う。
選択回路13によって選択出力された次命令14は、２命令
の並列デコード処理が可能な実行ユニット（図示せず）
に供給され、同ユニット内の命令デコード回路により並
列にデコードされて命令の並列処理に供される。一方、
命令フェッチ回路12は、更新された命令取出しポインタ
Ｐの指定に応じ、次に実行すべき連続する２命令をほぼ
同時にフェッチするために、新たな命令語34および次命
令候補11−１〜11−３の取出しを行う。
次に、この発明の第２実施例を第２図を参照して説明
する。第２図の構成は連続する３命令（第１の命令語、
第２の命令語および第３の命令語の３命令）をほぼ同時
にフェッチするためのもので、取扱う命令語の長さが第
１図の構成と同様にL1〜L3の３種に限られるCISC型の計
算機に適用されるものとする。なお、第１図と同一部分
には同一符号を付して詳細な説明を省略する。
する。第２図の構成は連続する３命令（第１の命令語、
第２の命令語および第３の命令語の３命令）をほぼ同時
にフェッチするためのもので、取扱う命令語の長さが第
１図の構成と同様にL1〜L3の３種に限られるCISC型の計
算機に適用されるものとする。なお、第１図と同一部分
には同一符号を付して詳細な説明を省略する。
第２図において、21−１〜21−ｎは命令バァッファ31
から取出された命令語34のうちの実際に実行されるべき
第１の命令語の次の命令の候補（次命令候補）または更
にその次の命令（次々命令）の候補（次々命令候補）で
ある。候補21−１〜21−３は第１図の次命令候補11−１
〜11−３と同一である。取扱う命令語の長さがL1〜L3の
３種である場合には、次命令候補は３つ、次々命令候補
は各次命令候補毎に３つの計９つとなり、次命令候補と
次々命令候補とを合わせて12（ｎ＝12）となる。但し、
第１実施例と同様にL1:L2:L3＝1:2:3であるものとする
と、例えば候補21−２は候補21−１が長さL1の次命令と
して選択された場合の次々命令候補として、候補21−３
は候補21−１または21−３が長さL2またはL1の次命令と
して選択された場合の次々命令候補として、それぞれ利
用可能である。このように重なりを考慮すると、次命令
候補または次々命令候補は、命令バッファ31上で、それ
ぞれＰ＋L1、Ｐ＋L2（＝Ｐ＋L1＋L1）、Ｐ＋L3（＝Ｐ＋
L1＋L2）、Ｐ＋L1＋L3（＝Ｐ＋L2＋L2）、Ｐ＋L2＋L3、
Ｐ＋L3＋L3を開始位置とする６種となり、この場合には
ｎ＝６となる。第２図の構成はｎ＝６の場合であり、候
補21−2,21−３は次命令候補と次々命令候補に共用され
る。
から取出された命令語34のうちの実際に実行されるべき
第１の命令語の次の命令の候補（次命令候補）または更
にその次の命令（次々命令）の候補（次々命令候補）で
ある。候補21−１〜21−３は第１図の次命令候補11−１
〜11−３と同一である。取扱う命令語の長さがL1〜L3の
３種である場合には、次命令候補は３つ、次々命令候補
は各次命令候補毎に３つの計９つとなり、次命令候補と
次々命令候補とを合わせて12（ｎ＝12）となる。但し、
第１実施例と同様にL1:L2:L3＝1:2:3であるものとする
と、例えば候補21−２は候補21−１が長さL1の次命令と
して選択された場合の次々命令候補として、候補21−３
は候補21−１または21−３が長さL2またはL1の次命令と
して選択された場合の次々命令候補として、それぞれ利
用可能である。このように重なりを考慮すると、次命令
候補または次々命令候補は、命令バッファ31上で、それ
ぞれＰ＋L1、Ｐ＋L2（＝Ｐ＋L1＋L1）、Ｐ＋L3（＝Ｐ＋
L1＋L2）、Ｐ＋L1＋L3（＝Ｐ＋L2＋L2）、Ｐ＋L2＋L3、
Ｐ＋L3＋L3を開始位置とする６種となり、この場合には
ｎ＝６となる。第２図の構成はｎ＝６の場合であり、候
補21−2,21−３は次命令候補と次々命令候補に共用され
る。
22は命令バァッファ31から命令語34および候補21−１
〜21−ｎを同時に取出す命令フェッチ回路、23は候補21
−１〜21−３の１つをデコード回路15の指定に応じて次
命令14として選択する（第１図の選択回路13に相当す
る）選択回路である。24は候補21−２〜21−ｎの１つを
次々命令25として選択する選択回路、26は次命令14のOP
コードをデコードして、その有効命令語（第２の命令
語）の命令語長を判別すると共に、デコード回路15で判
別された（第１の命令語の）命令語長を加味して選択回
路24を制御するデコード回路（DEC）である。27は次々
命令25のOPコードをデコードして、その有効命令語（第
３の命令語）の命令語長を判別するデコード回路、28は
レジスタ32に保持されている命令取出しポインタＰの値
にデコード回路15,26,27よって判別された各命令語長を
加算して、次の命令取出しポインタＰの値を決定する加
算回路（ADD）である。
〜21−ｎを同時に取出す命令フェッチ回路、23は候補21
−１〜21−３の１つをデコード回路15の指定に応じて次
命令14として選択する（第１図の選択回路13に相当す
る）選択回路である。24は候補21−２〜21−ｎの１つを
次々命令25として選択する選択回路、26は次命令14のOP
コードをデコードして、その有効命令語（第２の命令
語）の命令語長を判別すると共に、デコード回路15で判
別された（第１の命令語の）命令語長を加味して選択回
路24を制御するデコード回路（DEC）である。27は次々
命令25のOPコードをデコードして、その有効命令語（第
３の命令語）の命令語長を判別するデコード回路、28は
レジスタ32に保持されている命令取出しポインタＰの値
にデコード回路15,26,27よって判別された各命令語長を
加算して、次の命令取出しポインタＰの値を決定する加
算回路（ADD）である。
さて第２図の構成において、命令フェッチ回路22は、
第１図の命令フェッチ回路12と同様にして命令取出しポ
インタＰの指定する命令バァッファ31内の位置から、第
１の命令語を含む長さL3の命令語34を取出す。同時に命
令フェッチ回路22は、第１の命令語の次の命令の候補あ
るいは更に次の命令の候補である候補21−１〜21−ｎを
取出す。デコード回路15は、命令フェッチ回路22によっ
て命令バァッファ31から取出された命令語34のOPコード
をデコードして第１の命令語の長さを確定し、その命令
語長を加算回路28に出力する。同時にデコード回路15
は、選択回路23を制御して、候補21−１〜21−３のう
ち、確定した第１の命令語の命令語長に対応するもの
（具体的にはＰ＋第１の命令語の命令語長で示される命
令バァッファ31の位置から取出された次命令候補）を次
命令14として選択せしめる。
第１図の命令フェッチ回路12と同様にして命令取出しポ
インタＰの指定する命令バァッファ31内の位置から、第
１の命令語を含む長さL3の命令語34を取出す。同時に命
令フェッチ回路22は、第１の命令語の次の命令の候補あ
るいは更に次の命令の候補である候補21−１〜21−ｎを
取出す。デコード回路15は、命令フェッチ回路22によっ
て命令バァッファ31から取出された命令語34のOPコード
をデコードして第１の命令語の長さを確定し、その命令
語長を加算回路28に出力する。同時にデコード回路15
は、選択回路23を制御して、候補21−１〜21−３のう
ち、確定した第１の命令語の命令語長に対応するもの
（具体的にはＰ＋第１の命令語の命令語長で示される命
令バァッファ31の位置から取出された次命令候補）を次
命令14として選択せしめる。
デコード回路26は、選択回路23から選択出力された次
命令14のOPコードをデコードして第２の命令語の長さを
確定し、その命令語長を加算回路28に出力する。同時に
デコード回路26は、選択回路24を制御して、候補21−２
〜21−ｎのうち、確定した第２の命令語の命令語長とデ
コード回路15によって確定された第１の命令語の命令語
長とによって決定される候補（具体的にはＰ＋第１の命
令語の命令語長＋第２の命令語の命令語長で示される命
令バァッファ31の位置から取出された次々命令候補）を
次々命令25として選択せしめる。デコード回路27は、選
択回路24から選択出力された次々命令25のOPコードをデ
コードして第３の命令語の長さを確定し、その命令語長
を加算回路28に出力する。
命令14のOPコードをデコードして第２の命令語の長さを
確定し、その命令語長を加算回路28に出力する。同時に
デコード回路26は、選択回路24を制御して、候補21−２
〜21−ｎのうち、確定した第２の命令語の命令語長とデ
コード回路15によって確定された第１の命令語の命令語
長とによって決定される候補（具体的にはＰ＋第１の命
令語の命令語長＋第２の命令語の命令語長で示される命
令バァッファ31の位置から取出された次々命令候補）を
次々命令25として選択せしめる。デコード回路27は、選
択回路24から選択出力された次々命令25のOPコードをデ
コードして第３の命令語の長さを確定し、その命令語長
を加算回路28に出力する。
加算回路28は、デコード回路15から出力される第１の
命令語の命令語長、デコード回路26から出力される第２
の命令語の命令語長、およびデコード回路27から出力さ
れる第３の命令語の命令語長を受けて、これら各命令語
長とレジスタ32内の命令取出しポインタＰとの総和を求
め、命令取出しポインタＰを更新する。これにより、命
令取出しポインタＰは、取出された命令語34に含まれる
第１の命令語と、次命令14に含まれる第２の命令語であ
って命令バァッファ31上で第１の命令語に続く第２の命
令語と、次々命令25に含まれる第３の命令語であって命
令バァッファ31上で第２の命令語に続く第３の命令語と
の連続する３命令分だけ進められる。
命令語の命令語長、デコード回路26から出力される第２
の命令語の命令語長、およびデコード回路27から出力さ
れる第３の命令語の命令語長を受けて、これら各命令語
長とレジスタ32内の命令取出しポインタＰとの総和を求
め、命令取出しポインタＰを更新する。これにより、命
令取出しポインタＰは、取出された命令語34に含まれる
第１の命令語と、次命令14に含まれる第２の命令語であ
って命令バァッファ31上で第１の命令語に続く第２の命
令語と、次々命令25に含まれる第３の命令語であって命
令バァッファ31上で第２の命令語に続く第３の命令語と
の連続する３命令分だけ進められる。
さて、命令フェッチ回路22により取出された命令語3
4、選択回路23によって選択出力された次命令14、およ
び選択回路24によって選択された次々命令25は、３命令
の並列デコード処理が可能な実行ユニット（図示せず）
に供給され、同ユニット内の命令デコード回路により並
列にデコードされて命令の並列処理に供される。一方、
命令フェッチ回路22は、更新された命令取出しポインタ
Ｐの指定に応じ、次に実行すべき連続する３命令をほぼ
同時にフェッチするために、新たな命令語34および候補
21−１〜21−ｎの取出しを行う。
4、選択回路23によって選択出力された次命令14、およ
び選択回路24によって選択された次々命令25は、３命令
の並列デコード処理が可能な実行ユニット（図示せず）
に供給され、同ユニット内の命令デコード回路により並
列にデコードされて命令の並列処理に供される。一方、
命令フェッチ回路22は、更新された命令取出しポインタ
Ｐの指定に応じ、次に実行すべき連続する３命令をほぼ
同時にフェッチするために、新たな命令語34および候補
21−１〜21−ｎの取出しを行う。
［発明の効果］ 以上詳述したようにこの発明によれば、長さの異なる
複数形式の命令を適用する計算機システムであっても、
次に実行すべき命令と同時に後続命令の候補群を取出
し、先行命令の命令長を確定した時点で、即ち次の命令
の格納位置が確定した時点で後続命令候補群から確定し
た１つを選択する構成とすることにより、連続する複数
の命令をほぼ同時にフェッチすることができる。
複数形式の命令を適用する計算機システムであっても、
次に実行すべき命令と同時に後続命令の候補群を取出
し、先行命令の命令長を確定した時点で、即ち次の命令
の格納位置が確定した時点で後続命令候補群から確定し
た１つを選択する構成とすることにより、連続する複数
の命令をほぼ同時にフェッチすることができる。
第１図はこの発明の第１実施例を示すブロック構成図、
第２図はこの発明の第２実施例を示すブロック構成図、
第３図は従来例を示すブロック構成図である。 11−１〜11−３……次命令候補、12,22,33……命令フェ
ッチ回路、13,23,24……選択回路、14……次命令、15,1
6,26,27,35……デコード回路（DEC）、17,28,36……加
算回路（ADD）、21−１〜21−ｎ……候補（次命令また
は次々命令の候補）、25……次々命令、31……命令バァ
ッファ、32……レジスタ、34……命令語（第１の命
令）。
第２図はこの発明の第２実施例を示すブロック構成図、
第３図は従来例を示すブロック構成図である。 11−１〜11−３……次命令候補、12,22,33……命令フェ
ッチ回路、13,23,24……選択回路、14……次命令、15,1
6,26,27,35……デコード回路（DEC）、17,28,36……加
算回路（ADD）、21−１〜21−ｎ……候補（次命令また
は次々命令の候補）、25……次々命令、31……命令バァ
ッファ、32……レジスタ、34……命令語（第１の命
令）。
Claims (2)
- 【請求項１】長さの異なる複数形式の命令を適用する計
算機システムに用いられる並列命令フェッチ機構であっ
て、 次に実行すべき第１の命令を取出すと共に、その命令取
出し動作と並行して、上記第１の命令の次の命令となり
得る複数の候補を取出す命令フェッチ手段と、 上記命令フェッチ手段によって取出された複数の候補か
ら、実際に実行すべき命令を上記第１の命令と並列に実
行可能なように選択する選択手段と、 上記命令フェッチ手段によって取出された上記第１の命
令のオペレーションコード部をデコードしてその命令長
を判別し、その命令長をもとに上記選択手段を制御し
て、上記第１の命令の次の命令を選択させるデコード手
段とを具備することを特徴とする並列命令フェッチ機
構。 - 【請求項２】長さの異なる複数形式の命令を適用する計
算機システムに用いられる並列命令フェッチ機構であっ
て、 次に実行すべき第１の命令を取出すと共に、その命令取
出し動作と並行して、上記第１の命令に続く連続するＮ
個（Ｎは２以上の整数）の後続命令の各々について、当
該後続命令となり得る複数の候補を取出す命令フェッチ
手段と、 この命令フェッチ手段によって取出された上記Ｎ個の後
続命令の各々についての複数の候補から、実際に実行す
べき命令を上記第１の命令と並列に実行可能なように命
令順に選択する選択手段と、 上記命令フェッチ手段によって上記第１の命令が取出さ
れる毎と、上記選択手段によってＮ−１個目までの各命
令が選択される毎に、当該命令のオペレーションコード
部をデコードしてその命令長を判別し、その都度、その
命令長をもとに選択手段を制御して当該命令の後続命令
を選択させるデコード手段とを具備することを特徴とす
る並列命令フェッチ機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5259390A JP2772100B2 (ja) | 1990-03-06 | 1990-03-06 | 並列命令フェッチ機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5259390A JP2772100B2 (ja) | 1990-03-06 | 1990-03-06 | 並列命令フェッチ機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03255530A JPH03255530A (ja) | 1991-11-14 |
| JP2772100B2 true JP2772100B2 (ja) | 1998-07-02 |
Family
ID=12919084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5259390A Expired - Fee Related JP2772100B2 (ja) | 1990-03-06 | 1990-03-06 | 並列命令フェッチ機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772100B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5371864A (en) * | 1992-04-09 | 1994-12-06 | International Business Machines Corporation | Apparatus for concurrent multiple instruction decode in variable length instruction set computer |
| JP3490007B2 (ja) | 1998-12-17 | 2004-01-26 | 富士通株式会社 | 命令制御装置 |
-
1990
- 1990-03-06 JP JP5259390A patent/JP2772100B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03255530A (ja) | 1991-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |