JP3490007B2 - 命令制御装置 - Google Patents
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- 238000000605 extraction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- YCOHEPDJLXZVBZ-UHFFFAOYSA-N 2-benzylsulfonyl-1-(1h-indol-3-yl)-1h-isoquinoline Chemical compound C1=CC2=CC=CC=C2C(C=2C3=CC=CC=C3NC=2)N1S(=O)(=O)CC1=CC=CC=C1 YCOHEPDJLXZVBZ-UHFFFAOYSA-N 0.000 description 4
- 101100232404 Arabidopsis thaliana IBR3 gene Proteins 0.000 description 4
- 101000685824 Homo sapiens Probable RNA polymerase II nuclear localization protein SLC7A6OS Proteins 0.000 description 4
- 102100023136 Probable RNA polymerase II nuclear localization protein SLC7A6OS Human genes 0.000 description 4
- ZGSXEXBYLJIOGF-BOPNQXPFSA-N iwr-1 Chemical compound C=1C=CC2=CC=CN=C2C=1NC(=O)C(C=C1)=CC=C1N1C(=O)[C@@H]2C(C=C3)CC3[C@@H]2C1=O ZGSXEXBYLJIOGF-BOPNQXPFSA-N 0.000 description 4
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の命令長で構
成される命令セットを持ち、同時に複数の命令を実行す
る情報処理装置に関するもので、特に、複数の命令を実
行ステージに投入するための命令処理装置に関するもの
である。
成される命令セットを持ち、同時に複数の命令を実行す
る情報処理装置に関するもので、特に、複数の命令を実
行ステージに投入するための命令処理装置に関するもの
である。
【０００２】
【従来の技術】同時に複数の命令を実行する情報処理装
置がある（特開平６−８９１７３号公報、特開平３−２
５５５３０号公報参照）。この同時に複数の命令を実行
する情報処理装置においては、実行ステージが空くと、
次々と後続の複数の命令を同時に実行ステージに投入し
て、その実行を開始する。
置がある（特開平６−８９１７３号公報、特開平３−２
５５５３０号公報参照）。この同時に複数の命令を実行
する情報処理装置においては、実行ステージが空くと、
次々と後続の複数の命令を同時に実行ステージに投入し
て、その実行を開始する。
【０００３】
【発明が解決しようとする課題】この命令語の長さは、
その論理仕様によって、複数の種類が規定される場合が
ある。このように、命令語の長さが複数ある場合は、実
行ステージに投入する命令の選択は、まず、最初の命令
を解釈した後でなければ、後続の命令の開始位置を求め
られない。したがって、複数の命令の同時実行が困難に
なっている。
その論理仕様によって、複数の種類が規定される場合が
ある。このように、命令語の長さが複数ある場合は、実
行ステージに投入する命令の選択は、まず、最初の命令
を解釈した後でなければ、後続の命令の開始位置を求め
られない。したがって、複数の命令の同時実行が困難に
なっている。
【０００４】また、最近のシステムサイクルの高速化に
より、小さい回路規模で高速に命令を選択することが要
求されてきている。本発明は、命令バッファから命令長
の異なる複数の命令を同時に選択することを可能にする
命令制御装置を提供することを目的とするものである。
また、本発明は、命令バッファから命令長の異なる複数
の命令を同時に選択することを可能にする命令制御装置
において、回路規模を小さくし、かつ処理を高速化する
ことを目的とするものである。
より、小さい回路規模で高速に命令を選択することが要
求されてきている。本発明は、命令バッファから命令長
の異なる複数の命令を同時に選択することを可能にする
命令制御装置を提供することを目的とするものである。
また、本発明は、命令バッファから命令長の異なる複数
の命令を同時に選択することを可能にする命令制御装置
において、回路規模を小さくし、かつ処理を高速化する
ことを目的とするものである。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたものである。本発明の命令制御装
置は、命令語のフェッチを行うためのアドレスを保持
し、それを更新するアドレス手段と、フェッチされた命
令語を保持する保持手段を有し、フェッチ制御回路が、
実行ステージにおける命令の実行に先立って、アドレス
手段が示すアドレスに従って、１つ又は複数の命令語
を、保持する手段にフェッチする。
成するためになされたものである。本発明の命令制御装
置は、命令語のフェッチを行うためのアドレスを保持
し、それを更新するアドレス手段と、フェッチされた命
令語を保持する保持手段を有し、フェッチ制御回路が、
実行ステージにおける命令の実行に先立って、アドレス
手段が示すアドレスに従って、１つ又は複数の命令語
を、保持する手段にフェッチする。
【０００６】この命令制御装置は、更に、保持手段内に
フェッチされた命令シーケンス内の、次に実行ステージ
に投入される命令語の先頭を指し示すポインターが指し
示す先頭から実行ステージに投入されうる最大長までの
部分を、前記命令シーケンスから選択し、この選択され
た部分の中から、最小命令長単位と命令長により、次に
前記実行ステージに投入する複数の命令を選択する選択
回路を有する。
フェッチされた命令シーケンス内の、次に実行ステージ
に投入される命令語の先頭を指し示すポインターが指し
示す先頭から実行ステージに投入されうる最大長までの
部分を、前記命令シーケンスから選択し、この選択され
た部分の中から、最小命令長単位と命令長により、次に
前記実行ステージに投入する複数の命令を選択する選択
回路を有する。
【０００７】本発明は、上述の２段階の選択により、同
時に複数の命令を選択することができるので、実行ステ
ージにおける同時に複数の命令を実行することが可能と
なる。本発明は、選択回路が選択した命令を保持する複
数の投入ポートを備え、複数の投入ポートは、その長さ
を、保持する命令の最大命令長より短く構成することが
できる。この場合、選択回路は、投入する命令の長さが
投入ポートの長さより長いとき、その命令を分割して複
数の投入ポートに保持させる。このように、小さな投入
ポートを複数使用することにより、投入ポートの大きさ
を小さくし、さらには、選択回路も小さくする。また、
大きな命令長を実行する実行ステージを限定することに
より、実行ステージの回路を小さくすることができる。
時に複数の命令を選択することができるので、実行ステ
ージにおける同時に複数の命令を実行することが可能と
なる。本発明は、選択回路が選択した命令を保持する複
数の投入ポートを備え、複数の投入ポートは、その長さ
を、保持する命令の最大命令長より短く構成することが
できる。この場合、選択回路は、投入する命令の長さが
投入ポートの長さより長いとき、その命令を分割して複
数の投入ポートに保持させる。このように、小さな投入
ポートを複数使用することにより、投入ポートの大きさ
を小さくし、さらには、選択回路も小さくする。また、
大きな命令長を実行する実行ステージを限定することに
より、実行ステージの回路を小さくすることができる。
【０００８】さらに、本発明は、命令語のフェッチを命
令シーケンスの先頭アドレスからでは無く、特定バイト
境界からフェッチし、前記ポインターの初期値を、特定
バイト境界から命令シーケンスまでのオフセットとし
て、命令シーケンスの先頭アドレスの一部をセットする
ことにより、ポインターが命令シーケンスの先頭を指し
示すようにする。この例によれば、命令フェッチデータ
のアラインを不要にすることが可能となる。
令シーケンスの先頭アドレスからでは無く、特定バイト
境界からフェッチし、前記ポインターの初期値を、特定
バイト境界から命令シーケンスまでのオフセットとし
て、命令シーケンスの先頭アドレスの一部をセットする
ことにより、ポインターが命令シーケンスの先頭を指し
示すようにする。この例によれば、命令フェッチデータ
のアラインを不要にすることが可能となる。
【０００９】
【発明の実施の形態】以下、本発明の実施形態について
図を用いて説明する。なお、以下の説明においては、命
令長の種類は、最小命令長がハーフワード（２バイト）
で、ハーフワードの整数倍の命令長を持つ命令（２，
４，６バイト）をサポートするものとする。各命令は、
先頭の２ビットの値により命令長を表す。ＣＰＵでは、
２バイト命令又は４バイト命令のバイトは、３命令同時
に、６バイト命令の場合は１又は２命令のみ実行ステー
ジに投入できるものとする。
図を用いて説明する。なお、以下の説明においては、命
令長の種類は、最小命令長がハーフワード（２バイト）
で、ハーフワードの整数倍の命令長を持つ命令（２，
４，６バイト）をサポートするものとする。各命令は、
先頭の２ビットの値により命令長を表す。ＣＰＵでは、
２バイト命令又は４バイト命令のバイトは、３命令同時
に、６バイト命令の場合は１又は２命令のみ実行ステー
ジに投入できるものとする。
【００１０】図１、図２及び図３は、命令制御装置の回
路構成を示す。この命令制御装置の命令アドレスは、１
〜３１の３１ビットで表わされる。図１は、命令キャッ
シュから命令バッファにデータを取り出し、ポインター
により実行ステージに投入すべき命令の先頭の位置を指
し示すまでの構成が示されている。図２は、ポインター
２１の詳細な構成が示されている。図３は、命令バッフ
ァ１７内の命令を実行ステージに投入するまでの構成が
示されている。
路構成を示す。この命令制御装置の命令アドレスは、１
〜３１の３１ビットで表わされる。図１は、命令キャッ
シュから命令バッファにデータを取り出し、ポインター
により実行ステージに投入すべき命令の先頭の位置を指
し示すまでの構成が示されている。図２は、ポインター
２１の詳細な構成が示されている。図３は、命令バッフ
ァ１７内の命令を実行ステージに投入するまでの構成が
示されている。
【００１１】図１において、命令フェッチ制御回路１１
は、ＣＰＵが動作状態になり、最初の命令シーケンスの
命令フェッチを要求した時又は、ブランチ命令等により
次の命令シーケンスの命令フェッチを要求した時に、抽
出回路１２を命令シーケンスの先頭アドレス側に切り換
え、抽出回路１５を命令アドレスレジスタ１３側に切り
替える。命令シーケンスの先頭アドレスの１〜２８ビッ
トで指定された命令アドレスが、命令アドレスレジスタ
１３（ＩＡＲ）にセットされる。このアドレスにより、
命令キャッシュレジスタ１６の、命令バッファレジスタ
１７への命令のフェッチが行われる。命令アドレスレジ
スタ１３の値は、２回目以降のフェッチに使用される。
は、ＣＰＵが動作状態になり、最初の命令シーケンスの
命令フェッチを要求した時又は、ブランチ命令等により
次の命令シーケンスの命令フェッチを要求した時に、抽
出回路１２を命令シーケンスの先頭アドレス側に切り換
え、抽出回路１５を命令アドレスレジスタ１３側に切り
替える。命令シーケンスの先頭アドレスの１〜２８ビッ
トで指定された命令アドレスが、命令アドレスレジスタ
１３（ＩＡＲ）にセットされる。このアドレスにより、
命令キャッシュレジスタ１６の、命令バッファレジスタ
１７への命令のフェッチが行われる。命令アドレスレジ
スタ１３の値は、２回目以降のフェッチに使用される。
【００１２】一回に命令バッファレジスタ１７（ＩＢ
Ｒ）へフェッチされるデータの量は、８バイト境界の１
６バイトである。命令バッファレジスタ１７は、複数回
フェッチされた命令を保持できるように、ＩＢＲ３，Ｉ
ＢＲ２，ＩＢＲ１の３段のレジスタが用意される。命令
キャッシュレジスタ１６からフェッチされたデータは、
最初に、ＩＢＲ３に供給される。
Ｒ）へフェッチされるデータの量は、８バイト境界の１
６バイトである。命令バッファレジスタ１７は、複数回
フェッチされた命令を保持できるように、ＩＢＲ３，Ｉ
ＢＲ２，ＩＢＲ１の３段のレジスタが用意される。命令
キャッシュレジスタ１６からフェッチされたデータは、
最初に、ＩＢＲ３に供給される。
【００１３】次のリクエストが出されると、命令フェッ
チ制御回路１１は、抽出回路１２を命令フェッチアドレ
ス側に切り替え、抽出回路１５を加算器１４側に切り替
える。加算器１４は、命令アドレスレジスタ１３に保持
された前回の命令フェッチアドレスに＋１６を加算して
今回の命令フェッチアドレスとする。これにより、命令
キャッシュレジスタ１６から、前回の１６バイトのデー
タに続く次の１６バイトのデータが供給される。ＩＢＲ
３のデータは、前段のＩＢＲ２にシフトされる。以後、
リクエストごとにＩＢＲ３，ＩＢＲ２の各段のデータ
は、前段のＩＢＲ２、ＩＢＲ１にシフトされていく。
チ制御回路１１は、抽出回路１２を命令フェッチアドレ
ス側に切り替え、抽出回路１５を加算器１４側に切り替
える。加算器１４は、命令アドレスレジスタ１３に保持
された前回の命令フェッチアドレスに＋１６を加算して
今回の命令フェッチアドレスとする。これにより、命令
キャッシュレジスタ１６から、前回の１６バイトのデー
タに続く次の１６バイトのデータが供給される。ＩＢＲ
３のデータは、前段のＩＢＲ２にシフトされる。以後、
リクエストごとにＩＢＲ３，ＩＢＲ２の各段のデータ
は、前段のＩＢＲ２、ＩＢＲ１にシフトされていく。
【００１４】命令バッファレジスタ１７のハーフワード
単位の位置を示すポインター２１（ＮＳＩＣ）が装備さ
れる。ポインター２１が指し示す位置に従って、実行ス
テージに命令語が投入される。なお、命令バッファレジ
スタ１７の位置は、ＩＢＲ１の先頭をＨ’０８’とし
て、そこからハーフワードごとに＋１され、ＩＢＲ２の
先頭をＨ’１０’、ＩＢＲ３の先頭をＨ’１８’、ＩＢ
Ｒが空の場合は、Ｈ’２０’の値をとり、命令バッファ
が空の状態を示す。
単位の位置を示すポインター２１（ＮＳＩＣ）が装備さ
れる。ポインター２１が指し示す位置に従って、実行ス
テージに命令語が投入される。なお、命令バッファレジ
スタ１７の位置は、ＩＢＲ１の先頭をＨ’０８’とし
て、そこからハーフワードごとに＋１され、ＩＢＲ２の
先頭をＨ’１０’、ＩＢＲ３の先頭をＨ’１８’、ＩＢ
Ｒが空の場合は、Ｈ’２０’の値をとり、命令バッファ
が空の状態を示す。
【００１５】ＮＳＩＣ２１と更新回路２４の詳細が図２
に示されている。命令フェッチ制御回路１１は、ＣＰＵ
が動作状態になり、最初の命令シーケンスの命令フェッ
チを要求した時又は、ブランチ命令等により次の命令シ
ーケンスの命令フェッチを要求した時に、抽出回路２２
を命令シーケンスの先頭アドレス側に切り換える。ポイ
ンター２１は、６ビットのポインターである。ポインタ
ー２１の初期値として、ビット０にＢ’０’、ビット
１：２にＢ’１１’、ビット３にＢ’０’がセットされ
ている。そして、ビット４：５に命令シーケンスの先頭
アドレスのビット２９，３０がセットされる。命令シー
ケンスの先頭アドレスのビット２９，３０は、特定バイ
ト境界内の命令シーケンスまでのオフセット値を示す。
この値をポインター２１の初期値としてセットすること
により、ポインター２１は８バイト境界でフェッチされ
たフェッチデータ内の命令シーケンスの先頭アドレスで
指定された最初の命令を指し示す。
に示されている。命令フェッチ制御回路１１は、ＣＰＵ
が動作状態になり、最初の命令シーケンスの命令フェッ
チを要求した時又は、ブランチ命令等により次の命令シ
ーケンスの命令フェッチを要求した時に、抽出回路２２
を命令シーケンスの先頭アドレス側に切り換える。ポイ
ンター２１は、６ビットのポインターである。ポインタ
ー２１の初期値として、ビット０にＢ’０’、ビット
１：２にＢ’１１’、ビット３にＢ’０’がセットされ
ている。そして、ビット４：５に命令シーケンスの先頭
アドレスのビット２９，３０がセットされる。命令シー
ケンスの先頭アドレスのビット２９，３０は、特定バイ
ト境界内の命令シーケンスまでのオフセット値を示す。
この値をポインター２１の初期値としてセットすること
により、ポインター２１は８バイト境界でフェッチされ
たフェッチデータ内の命令シーケンスの先頭アドレスで
指定された最初の命令を指し示す。
【００１６】この値をポインター２１の初期値としてセ
ットすることにより、ポインター２１は、８バイト境界
でフェッチされた命令シーケンス内のＰＳＷで指定され
た最初の命令を指し示す。このようにすることにより、
命令フェッチデータのアラインを不要にすることができ
るので、回路構成が簡単となる。命令フェッチ制御回路
１１は、２回目以降は抽出回路２２を加算器２３側へ切
り替える。加算器２３は、後述の実行ステージへの命令
の投入時には、デコーダ４３に従って、投入した命令長
を加算する。デコーダ４３の動作については後述する。
また、図示は省略するが、上述の、ＩＢＲ３，２からＩ
ＢＲ２，１へのシフト動作時は、−８を加算する。
ットすることにより、ポインター２１は、８バイト境界
でフェッチされた命令シーケンス内のＰＳＷで指定され
た最初の命令を指し示す。このようにすることにより、
命令フェッチデータのアラインを不要にすることができ
るので、回路構成が簡単となる。命令フェッチ制御回路
１１は、２回目以降は抽出回路２２を加算器２３側へ切
り替える。加算器２３は、後述の実行ステージへの命令
の投入時には、デコーダ４３に従って、投入した命令長
を加算する。デコーダ４３の動作については後述する。
また、図示は省略するが、上述の、ＩＢＲ３，２からＩ
ＢＲ２，１へのシフト動作時は、−８を加算する。
【００１７】図３は、命令バッファレジスタ１７から、
２段階の選択回路により、複数命令を同時に選択し、実
行ステージ３５へ命令を投入するまでの回路の全体構成
を示す。命令バッファレジスタ１７からの命令の選択
は、まず、第１段階の選択として、選択回路３１によ
り、実行ステージに投入できる最大長の１２バイトを選
択する。選択回路３１は、ポインター２１が指し示す先
頭位置から１２バイトのデータ３２（Ｌ１＿ＳＥＬ＿Ｄ
ＡＴＥ）を選択する。なお、図３においては、データ３
２はイメージとして表示されているのであって、このデ
ータ３２を保持するためのレジスタが設けられるわけで
はない。
２段階の選択回路により、複数命令を同時に選択し、実
行ステージ３５へ命令を投入するまでの回路の全体構成
を示す。命令バッファレジスタ１７からの命令の選択
は、まず、第１段階の選択として、選択回路３１によ
り、実行ステージに投入できる最大長の１２バイトを選
択する。選択回路３１は、ポインター２１が指し示す先
頭位置から１２バイトのデータ３２（Ｌ１＿ＳＥＬ＿Ｄ
ＡＴＥ）を選択する。なお、図３においては、データ３
２はイメージとして表示されているのであって、このデ
ータ３２を保持するためのレジスタが設けられるわけで
はない。
【００１８】第２段階の選択として、選択回路３３によ
り、データ３２から実行ステージ３５に投入する最大３
個の命令を選択し、投入ポート３４に保持させる。投入
ポート３４は、３つのレジスタＩＷＲ０，ＩＷＲ１，Ｉ
ＷＲ２から構成される。各レジスタは４バイトの長さを
持ち、これは命令の最大長の６バイトよりも短い。ＩＷ
Ｒ０には、データ３２の先頭から、選択回路を介するこ
となく、直接４バイトが投入される。ＩＷＲ１には選択
回路３３−１により選択された命令が、ＩＷＲ２には選
択回路３３−２により選択された命令が投入される。選
択回路３３−１には選択信号ａ，ｂ，ｃが、選択回路３
３−２には選択信号ｄ，ｅ，ｆが入力される。各選択信
号ａ〜ｆの先頭位置及びデータ長は、図に示すとおりで
ある。選択回路３３は、以下に説明するデコーダにより
作成される信号により選択信号ａ〜ｆを選択する。
り、データ３２から実行ステージ３５に投入する最大３
個の命令を選択し、投入ポート３４に保持させる。投入
ポート３４は、３つのレジスタＩＷＲ０，ＩＷＲ１，Ｉ
ＷＲ２から構成される。各レジスタは４バイトの長さを
持ち、これは命令の最大長の６バイトよりも短い。ＩＷ
Ｒ０には、データ３２の先頭から、選択回路を介するこ
となく、直接４バイトが投入される。ＩＷＲ１には選択
回路３３−１により選択された命令が、ＩＷＲ２には選
択回路３３−２により選択された命令が投入される。選
択回路３３−１には選択信号ａ，ｂ，ｃが、選択回路３
３−２には選択信号ｄ，ｅ，ｆが入力される。各選択信
号ａ〜ｆの先頭位置及びデータ長は、図に示すとおりで
ある。選択回路３３は、以下に説明するデコーダにより
作成される信号により選択信号ａ〜ｆを選択する。
【００１９】図４は、データ３２の中から各命令の先頭
位置を求め、同時にポインター２１の更新値を求めるた
めの回路を示す。３つのデコーダ４１，４２，４３は、
選択された１２バイトのデータ３２の中から、最小命令
長であるハーフワード位置（バイト０，２，４，６，
８）の先頭の２ビットを同時にデコードし、各命令の命
令長を調べる。デコーダ４１，４２は、その命令長の組
合せから、投入ポート３４へ投入する第２の選択回路３
３の選択信号を作成し、上記１２バイトの中より最大で
３命令（この例のＣＰＵでは、４バイト命令を３命令同
時に投入できる。）を選択する。同時に、デコーダ４３
は、命令長の組合せからポインタ２１の更新値を求め
る。
位置を求め、同時にポインター２１の更新値を求めるた
めの回路を示す。３つのデコーダ４１，４２，４３は、
選択された１２バイトのデータ３２の中から、最小命令
長であるハーフワード位置（バイト０，２，４，６，
８）の先頭の２ビットを同時にデコードし、各命令の命
令長を調べる。デコーダ４１，４２は、その命令長の組
合せから、投入ポート３４へ投入する第２の選択回路３
３の選択信号を作成し、上記１２バイトの中より最大で
３命令（この例のＣＰＵでは、４バイト命令を３命令同
時に投入できる。）を選択する。同時に、デコーダ４３
は、命令長の組合せからポインタ２１の更新値を求め
る。
【００２０】図５は、デコーダ４１，４２の内容を示
す。第１のデコーダ４１には、データ３２の先頭の２ビ
ットが入力信号Ａとして入力される。入力信号Ａは命令
長２バイト，４バイト，６バイトのいずれかを示す。デ
コーダ４１はそのバイト数に応じて、選択信号ａ〜ｃを
出力する。第２のデコーダ４２には、データ３２の先頭
の２ビットが入力信号Ａとして入力され、先頭から２バ
イト目の２ビットが入力信号Ｂとして入力され、先頭か
ら４バイト目の２ビットが入力信号Ｃとして入力され
る。デコーダ４２は、各入力信号Ａ，Ｂ，Ｃが示すバイ
ト数（命令長）に応じて、選択信号ｄ〜ｆを出力する。
なお、図中の選択信号として（−）で示された部分は、
出力信号がないことを示し、入力信号Ａ〜Ｃにおける
（−）は、その信号が無視されることを示す。
す。第１のデコーダ４１には、データ３２の先頭の２ビ
ットが入力信号Ａとして入力される。入力信号Ａは命令
長２バイト，４バイト，６バイトのいずれかを示す。デ
コーダ４１はそのバイト数に応じて、選択信号ａ〜ｃを
出力する。第２のデコーダ４２には、データ３２の先頭
の２ビットが入力信号Ａとして入力され、先頭から２バ
イト目の２ビットが入力信号Ｂとして入力され、先頭か
ら４バイト目の２ビットが入力信号Ｃとして入力され
る。デコーダ４２は、各入力信号Ａ，Ｂ，Ｃが示すバイ
ト数（命令長）に応じて、選択信号ｄ〜ｆを出力する。
なお、図中の選択信号として（−）で示された部分は、
出力信号がないことを示し、入力信号Ａ〜Ｃにおける
（−）は、その信号が無視されることを示す。
【００２１】図６に、データ３２に配置された各命令の
命令長と、投入ポート３４の各ＩＷＲに投入された命令
との関係の代表的な例を示す。（Ａ）は、データ３２
が、４バイトの３命令から構成された場合を示す。この
場合は、選択信号ｂ，ｆが選択され、各ＩＷＲ０，１，
２にそれぞれ４バイトの命令が保持される。
命令長と、投入ポート３４の各ＩＷＲに投入された命令
との関係の代表的な例を示す。（Ａ）は、データ３２
が、４バイトの３命令から構成された場合を示す。この
場合は、選択信号ｂ，ｆが選択され、各ＩＷＲ０，１，
２にそれぞれ４バイトの命令が保持される。
【００２２】（Ｂ）は、データ３２の先頭の３命令が２
バイトであった場合を示す。この場合は、選択信号ａ，
ｄが選択され、各ＩＷＲ０，１，２にそれぞれ先頭の３
つの２バイトの命令が保持される。命令が２バイト又は
４バイトの場合のその他の例にはついては、図示を省略
する。データ３２の先頭命令以外で命令列に６バイト命
令語が含まれる時は、６バイト命令語を選択せずに、６
バイト命令語までの命令語を選択し、実行ステージ３５
に投入する。この場合、次の命令投入時は、後述のポイ
ンター２１の動作により、上記の６バイト命令語が先頭
の命令語になる。
バイトであった場合を示す。この場合は、選択信号ａ，
ｄが選択され、各ＩＷＲ０，１，２にそれぞれ先頭の３
つの２バイトの命令が保持される。命令が２バイト又は
４バイトの場合のその他の例にはついては、図示を省略
する。データ３２の先頭命令以外で命令列に６バイト命
令語が含まれる時は、６バイト命令語を選択せずに、６
バイト命令語までの命令語を選択し、実行ステージ３５
に投入する。この場合、次の命令投入時は、後述のポイ
ンター２１の動作により、上記の６バイト命令語が先頭
の命令語になる。
【００２３】（Ｃ）は、データ３２の先頭の命令が６バ
イトで、次が２バイト又は４バイトの場合を示す。この
場合は、入力信号ｃ，ｅが選択されるため、ＩＷＲ０に
６バイトの命令の前半の４バイトが、ＩＷＲ１に６バイ
トの命令の後半の２バイトが保持される。また、ＩＷＲ
２には、次の命令が保持される。この動作により、実行
ステージで６バイト命令を意識するのをＩＷＲ０のみに
限定しているので、ＩＷＲ０の命令長が６バイトの時、
実行ステージ３５はＩＷＲ０とＩＷＲ１を連結して使用
する。
イトで、次が２バイト又は４バイトの場合を示す。この
場合は、入力信号ｃ，ｅが選択されるため、ＩＷＲ０に
６バイトの命令の前半の４バイトが、ＩＷＲ１に６バイ
トの命令の後半の２バイトが保持される。また、ＩＷＲ
２には、次の命令が保持される。この動作により、実行
ステージで６バイト命令を意識するのをＩＷＲ０のみに
限定しているので、ＩＷＲ０の命令長が６バイトの時、
実行ステージ３５はＩＷＲ０とＩＷＲ１を連結して使用
する。
【００２４】本例では、１つの命令の命令長が６バイト
の場合、実行ステージに投入できる命令数は１だけとな
る。しかしながら、このように長い命令長の命令語は、
一般的に、使用頻度が少ない、或いは、高い実行速度が
要求されないなどの条件がある。したがって、回路規模
を小さくするメリットの方が大きくなる。投入ポート３
４から命令が実行ステージ３５へ投入されると、ポイン
ター２１の値が更新され、命令バッファ１７から次に取
り出す１２バイトのデータの先頭位置を指し示す。ポイ
ンター２１の値の更新は、図２に示すように、加算器２
３により、前回のポインター２１の値にデコーダ４３の
値が加えられる。
の場合、実行ステージに投入できる命令数は１だけとな
る。しかしながら、このように長い命令長の命令語は、
一般的に、使用頻度が少ない、或いは、高い実行速度が
要求されないなどの条件がある。したがって、回路規模
を小さくするメリットの方が大きくなる。投入ポート３
４から命令が実行ステージ３５へ投入されると、ポイン
ター２１の値が更新され、命令バッファ１７から次に取
り出す１２バイトのデータの先頭位置を指し示す。ポイ
ンター２１の値の更新は、図２に示すように、加算器２
３により、前回のポインター２１の値にデコーダ４３の
値が加えられる。
【００２５】デコーダ４３は、図４に示すように、選択
された１２バイトのデータ３２の中から、最小命令長で
あるハーフワード位置（バイト０，２，４，６，８）の
先頭の２ビットから入力信号Ａ〜Ｅを得る。デコーダ４
３は、この入力信号に基づいて、ポインター２１に対す
る加算値を計算する。図７は、デコーダ４３における入
力信号Ａ〜Ｅとポインター２１の加算値との関係を示
す。ＮＳＩＣはハーフワード（２ＢＹＴＥ）の位置を示
しているのでＮＳＩＣへの加算値は総命令長÷２の上記
値になる。
された１２バイトのデータ３２の中から、最小命令長で
あるハーフワード位置（バイト０，２，４，６，８）の
先頭の２ビットから入力信号Ａ〜Ｅを得る。デコーダ４
３は、この入力信号に基づいて、ポインター２１に対す
る加算値を計算する。図７は、デコーダ４３における入
力信号Ａ〜Ｅとポインター２１の加算値との関係を示
す。ＮＳＩＣはハーフワード（２ＢＹＴＥ）の位置を示
しているのでＮＳＩＣへの加算値は総命令長÷２の上記
値になる。
【００２６】前述のように、６バイト長の命令が、デー
タ３２の先頭位置にない場合は、その６バイトの命令は
実行ステージに投入されないので、次回の命令投入時に
は、その６バイトの命令が先頭の位置として指定される
ようになる。図２に示すように、ポインター２１の更新
値は、前述のＩＢＲにおけるデータのシフト動作がない
時は、図７の加算値がそのままポインター２１の更新値
となってポインター２１の値に加算される。また、命令
バッファ１７のシフト動作時には、加算値−８がポイン
ター２１の更新値となり、ポインターの値に加算され
る。
タ３２の先頭位置にない場合は、その６バイトの命令は
実行ステージに投入されないので、次回の命令投入時に
は、その６バイトの命令が先頭の位置として指定される
ようになる。図２に示すように、ポインター２１の更新
値は、前述のＩＢＲにおけるデータのシフト動作がない
時は、図７の加算値がそのままポインター２１の更新値
となってポインター２１の値に加算される。また、命令
バッファ１７のシフト動作時には、加算値−８がポイン
ター２１の更新値となり、ポインターの値に加算され
る。
【００２７】
【発明の効果】本発明の命令制御機構によれば、命令バ
ッファから命令長の異なる複数の命令を同時に選択する
ことができる。また、本発明は、このような同時選択を
実行する命令制御機構において、選択回路、投入ポート
及び実行ステージの回路の大きさを小さくでき、かつ、
小さい回路規模で高速に命令を選択をすることができ
る。
ッファから命令長の異なる複数の命令を同時に選択する
ことができる。また、本発明は、このような同時選択を
実行する命令制御機構において、選択回路、投入ポート
及び実行ステージの回路の大きさを小さくでき、かつ、
小さい回路規模で高速に命令を選択をすることができ
る。
【図１】本発明の実施形態における、命令制御装置の回
路構成を示す図（その１）。
路構成を示す図（その１）。
【図２】本発明の実施形態における、命令制御装置の回
路構成を示す図（その２）。
路構成を示す図（その２）。
【図３】本発明の実施形態における、命令制御装置の回
路構成を示す図（その３）。
路構成を示す図（その３）。
【図４】図３のデータの中から命令の先頭位置と、ポイ
ンターの更新値を求める回路を示す図。
ンターの更新値を求める回路を示す図。
【図５】図４の第１及び第２のデコーダの内容を示す
図。
図。
【図６】図５のデコーダによる、各命令の命令長と投入
ポートに投入された命令との関係を示す図。
ポートに投入された命令との関係を示す図。
【図７】図４の第３のデコーダの内容を示す図。
１１…命令フェッチ制御回路
１２…抽出回路
１３…命令アドレスレジスタ
１４…加算器
１５…抽出回路
１６…命令キャッシュ
１７…命令バッファ（ＩＢＲ）
２１…ポインター（ＮＳＩＣ）
２２…抽出回路
２３…加算器
２４…更新回路
３１…選択回路
３２…データ
３３…選択回路
３４…投入ポート
３５…実行ステージ
４１，４２，４３…デコーダ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/30 - 9/38
Claims (3)
- 【請求項１】 命令語のフェッチを行うためのアドレス
を保持し、それを更新するアドレス手段、 フェッチされた命令語を保持する保持手段、 実行ステージにおける命令の実行に先立って、前記アド
レス手段が示すアドレスに従って、１つ又は複数の命令
語を、前記保持する手段にフェッチするフェッチ制御回
路、 前記保持手段内にフェッチされた命令シーケンス内の、
次に実行ステージに投入される命令語の先頭を指し示す
ポインターが指し示す先頭から実行ステージに投入され
うる最大長までの部分を、前記命令シーケンスから選択
し、前記選択された部分の中から、最小命令長単位と命
令長により、次に前記実行ステージに投入する複数の命
令を選択する選択回路、 を具備することを特徴とする命令制御装置。 - 【請求項２】 選択回路が選択した命令を保持する複数
の投入ポートを備え、前記複数の投入ポートは、その長
さが、保持する命令の最大命令長より短く構成され、前
記選択回路は、投入する命令の長さが前記投入ポートの
長さより長いとき、その命令を分割して前記複数の投入
ポートを使用する請求項１に記載の命令制御装置。 - 【請求項３】 前記アドレス手段は、命令語のフェッチ
を命令シーケンスの先頭アドレスからでは無く、特定バ
イト境界からフェッチし、前記ポインターの初期値を、
特定バイト境界から命令シーケンスまでのオフセットと
して、命令シーケンスの先頭アドレスの一部をセットす
ることにより、ポインターが命令シーケンスの先頭を指
し示すようにする請求項１に記載の命令制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35928198A JP3490007B2 (ja) | 1998-12-17 | 1998-12-17 | 命令制御装置 |
| US09/461,422 US6530013B1 (en) | 1998-12-17 | 1999-12-16 | Instruction control apparatus for loading plurality of instructions into execution stage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35928198A JP3490007B2 (ja) | 1998-12-17 | 1998-12-17 | 命令制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000181709A JP2000181709A (ja) | 2000-06-30 |
| JP3490007B2 true JP3490007B2 (ja) | 2004-01-26 |
Family
ID=18463703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35928198A Expired - Fee Related JP3490007B2 (ja) | 1998-12-17 | 1998-12-17 | 命令制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6530013B1 (ja) |
| JP (1) | JP3490007B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3845043B2 (ja) | 2002-06-28 | 2006-11-15 | 富士通株式会社 | 命令フェッチ制御装置 |
| US7134000B2 (en) * | 2003-05-21 | 2006-11-07 | Analog Devices, Inc. | Methods and apparatus for instruction alignment including current instruction pointer logic responsive to instruction length information |
| US7568070B2 (en) * | 2005-07-29 | 2009-07-28 | Qualcomm Incorporated | Instruction cache having fixed number of variable length instructions |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117335A (ja) | 1983-11-30 | 1985-06-24 | Hitachi Ltd | 情報処理装置 |
| JP2772100B2 (ja) | 1990-03-06 | 1998-07-02 | 株式会社東芝 | 並列命令フェッチ機構 |
| GB2263985B (en) * | 1992-02-06 | 1995-06-14 | Intel Corp | Two stage window multiplexors for deriving variable length instructions from a stream of instructions |
| US5371864A (en) * | 1992-04-09 | 1994-12-06 | International Business Machines Corporation | Apparatus for concurrent multiple instruction decode in variable length instruction set computer |
| JPH05313888A (ja) | 1992-05-08 | 1993-11-26 | Fujitsu Ltd | 命令バッファ方式 |
| JP3335379B2 (ja) | 1992-09-09 | 2002-10-15 | 富士通株式会社 | ブランチ・ヒストリーを持つ命令実行処理装置 |
| US5608885A (en) * | 1994-03-01 | 1997-03-04 | Intel Corporation | Method for handling instructions from a branch prior to instruction decoding in a computer which executes variable-length instructions |
| US5941980A (en) * | 1996-08-05 | 1999-08-24 | Industrial Technology Research Institute | Apparatus and method for parallel decoding of variable-length instructions in a superscalar pipelined data processing system |
| JP3658101B2 (ja) * | 1996-09-13 | 2005-06-08 | 株式会社ルネサステクノロジ | データ処理装置 |
| US5852727A (en) * | 1997-03-10 | 1998-12-22 | Advanced Micro Devices, Inc. | Instruction scanning unit for locating instructions via parallel scanning of start and end byte information |
| US6292845B1 (en) * | 1998-08-26 | 2001-09-18 | Infineon Technologies North America Corp. | Processing unit having independent execution units for parallel execution of instructions of different category with instructions having specific bits indicating instruction size and category respectively |
| US6321325B1 (en) * | 1998-12-03 | 2001-11-20 | Sun Microsystems, Inc. | Dual in-line buffers for an instruction fetch unit |
-
1998
- 1998-12-17 JP JP35928198A patent/JP3490007B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-16 US US09/461,422 patent/US6530013B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6530013B1 (en) | 2003-03-04 |
| JP2000181709A (ja) | 2000-06-30 |
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