JPH0816392A - コンピュータシステム、コンピュータシステム動作方法、及びコンピュータ命令シーケンス実行方法 - Google Patents

Abstract

(57)【要約】 【目的】 コンピュータ命令の実行のためのパイプライ
ン方式演算において生じるバブルを最小にする。 【構成】 ６個の命令シーケンスをパイプライン内で実
行する１１サイクルの演算において、命令のシーケンス
が二つの命令ストリングをインターリーブする。第１の
ストリングは、命令１、２及び５からなり、この命令５
は、この命令が実行される前の命令１及び命令２の両方
の結果を要求する依存命令である。第２のストリングは
命令３、４及び６によって形成され、この命令６は命令
３及び命令４の実行の結果を要求する第２のストリング
内の依存命令である。二つの命令ストリングが表示され
た数値のシーケンスへインターリーブされ、結果的にバ
ブルが減少した結果が生成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータシステムに
対する圧縮された命令に係り、より詳細には圧縮された
命令を有するコンピュータシステムを用いる方法に関す
る。

【０００２】

【従来の技術】コンピュータシステムの演算速度及びハ
ードウェアに要求されるスペース及び処理能力を改良す
るため、短いビット長を有する命令を用いることは有利
である。このような命令では命令をメモリから得るのに
必要なアクセスタイムだけでなく命令をデコード（解
読）する速さ及び容易さも改良されている。さらに、速
さの利点は、一連のコンピュータ命令に対する処理シー
ケンスの間の冗長な演算を回避することにある。命令の
シーケンス（列）を実行する時の公知の技術は、パイプ
ライン方式の演算を用いることであり、このパイプライ
ン方式の演算において、実行パイプラインは幾つかの命
令がパイプライン内で同時に処理されるように一連の段
階（ステージ）を有している。パイプラインの一つの段
が一つの命令への実行プロセスの部分を実行している
間、このプロセスの他の部分は異なる命令への実行の異
なる段を処理している。しかしながら、実行への命令ス
トリングが一つ以上の従属命令を含むときには問題が生
じる。従属命令とは、命令が実行され得る前にこのスト
リング内の先行命令を実行した結果を要求する命令のこ
とである。従属命令は、それが、結果を要求する命令に
対してあまりにも近い直後にあるパイプライン内に位置
している場合、この従属命令が実行される前に、初期の
（早い）命令の結果を待機している間にパイプライン内
に遅延又はバブルが発生することがある。

【０００３】

【発明が解決しようとする課題】本発明の目的は、高速
パイプライン方式演算を可能とするコンピュータシステ
ム、及びコンピュータシステムを動作する方法を提供す
る。

【０００４】本発明の他の目的は、コンピュータ命令の
実行のためのこのようなパイプライン方式の演算におい
て発生し得るバブルを最小限にすることにある。

【０００５】本発明の他の目的は、短い又は圧縮された
命令の使用を可能とするパイプライン方式演算を提供す
ることにある。

【０００６】

【課題を解決するための手段】本発明は、命令が複数格
納パイプライン方式演算においてそれぞれ実行されるコ
ンピュータシステムの動作方法であって、前記命令が、
当該ストリング内の先行命令の実行の結果を要求する少
なくとも一つの従属命令を含む前記第１の命令ストリン
グ、及び前記第１のストリング内の命令の実行の結果に
依存しない第２の命令ストリングを備え、前記パイプラ
イン方式演算の連続命令に対する連続段を前記パイプラ
イン内の複数の命令と同時に実行するステップと、命令
実行のシーケンシャルな結果を先入れ先出しベースで一
つ以上の結果を同時に保持するように構成されたデータ
格納へ書き込むステップと、前記第２の命令ストリング
の実行を前記第１の命令ストリングとインターリーブす
ることによって、前記第２のストリングの少なくとも一
つの命令を前記従属命令と前記パイプライン方式演算に
おける前記第１のストリングの前記先行命令の間に挿入
するステップと、を備え、前記従属命令の実行が前記先
行命令の実行の結果から取られた値を前記データ格納か
ら得ることを含む、コンピュータシステム動作方法を提
供する。

【０００７】本発明は、コンピュータ命令のシーケンス
を実行する方法であって、前記命令の各々が各命令の実
行及び実行結果の書き込みを含む一つの多段パイプライ
ン方式演算においてシーケンシャルに処理され、前記シ
ーケンスが当該ストリング内の先行命令の実行の結果を
要求する少なくとも一つの従属命令を含む前記第１の命
令ストリング、及び前記第１のストリング内の命令の実
行の結果に依存しない第２の命令ストリングを含み、前
記第１及び前記第２の命令ストリングが前記パイプライ
ン方式演算においてインターリーブされ、これによって
前記演算が初期の命令の終了前に各連続命令において開
始され、前記第２のストリングの少なくとも一つの命令
が前記従属命令とパイプライン演算における前記第１の
ストリングの前記先行命令との間に挿入され、前記書き
込みが、複数の結果を、一つ以上の結果を先入れ先出し
ベースで同時に保持するように構成されたデータ格納へ
ロードすることを備え、前記従属命令の実行が、前記先
行命令の実行の結果から引き出された値を前記データ格
納から得ることを含む、コンピュータ命令シーケンス実
行方法を提供する。

【０００８】概して、命令の前記第１及び前記第２のス
トリングの各々が、同じストリング内の先行命令の実行
の結果を要求する少なくとも一つの従属命令を含み、前
記第１及び前記第２のストリングが他のストリングの命
令が前記従属命令の実行と各ストリング内の先行命令の
間に挿入されるようにインターリーブされ、これによっ
て同じストリング内の前記従属命令の実行の前記各スト
リングに対する前記先行命令の結果を前記データ格納内
に提供する。

【０００９】好ましくは、前記第１及び前記第２のスト
リングにおける命令が、前記先行命令の実行の結果が同
じストリングの前記従属命令の実行と同時に前記データ
格納から出力されるようにインターリーブされる。

【００１０】必要であれば、一つの命令の実行に対して
要求されるデータが、異なる命令の実行の結果を前記デ
ータ格納へ書き込むのと同時に、前記データから除去さ
れる。

【００１１】幾つかの実施例において、前記データ格納
が前記又は各命令内でアドレスの識別を必要としない暗
黙格納場所を備えている。

【００１２】この暗黙格納場所がドレスビットを要求し
ないより短い命令の使用によって格納場所をアドレスす
るのを可能とすることが理解されよう。この場合、前記
命令シーケンス内の少なくとも一つの命令がデータ格納
に対するアドレス識別を全く含んでおらず、前記コンピ
ュータシステム内の論理回路が前記少なくとも一つの命
令へ応答して前記暗黙格納場所へアクセスする。

【００１３】一つの実施例において、前記データ格納が
複数のレジスタによって提供され、前記複数のレジスタ
が前記データ格納場所へ先入れ先出しベースでアクセス
するように一連の命令の実行の間にシーケンシャルにア
ドレスされる。

【００１４】本発明はさらに、複数の命令を格納するメ
モリ、及び前記メモリに接続され、前記メモリから命令
を受け取ると共にこれらの命令をシーケンスで実行する
処理回路を備えるコンピュータシステムであって、前記
処理回路が、デコード回路、実行回路、及び前記処理回
路によって実行される連続命令の結果を書き込む書き込
み回路を有する多段パイプライン方式回路と命令実行の
一つ以上の結果を同時に保持するための先入れ先出しデ
ータ格納を有し、前記データ格納が前記パイプライン方
式回路に接続されて、連続命令実行の結果を受け取ると
共に前記実行回路が使用するデータのソースを提供する
コンピュータシステムを提供する。

【００１５】このコンピュータシステムが、好ましく
は、前記命令シーケンスにおける先行命令の実行の終了
前に前記パイプライン方式回路へ供給されると共に命令
が前記実行及び書き込み回路へ同時に供給されるように
前記パイプライン方式の回路の連続段を介して連続命令
のフローを制御するフロー制御回路を有している。

【００１６】本発明の幾つかの実施例が、以下に、例及
び添付図面を用いてより詳細に説明される。

【００１７】

【実施例】図１は、従来のＲＩＳＣ（リスク）プロセッ
サシステム用の命令フォーマットを示し、該フォーマッ
トでは全ての命令が固定長を有し、同様のビット配置フ
ォーマットとなっている。示されている例は、単一命令
１１からなり、この例においては、各バイトが８ビット
長である４バイト長を有する。第１のバイト１２はオペ
コード（演算コード）を定義し、この演算コードは命令
を実行する時にプロセッサによって実行されるべき特定
の演算を定義する。この第２のバイト１３はこの命令を
実行する結果の値に対して宛て先のアドレスを提供す
る。バイト１４及び１５はこの命令を実行する際に使用
すべきデータの第１及び第２のソースのアドレスをそれ
ぞれ指定する。一般的に、バイト１３、１４及び１５は
すべてレジスタアドレスを指定する。このような命令は
解読が容易であり、従って不要な解読時間をとらない。
しかしながら、このタイプの命令における多くのオペラ
ンドはテンポラリ・レジスタ（一時登録）のアドレスで
ある。テンポラリ・レジスタに必要とされるアドレスの
数を制限するように種々の提案が行われ、これらの提案
には、例えば、アキュムレータの使用が含まれ、各命令
内のフィールドはオペランドがアキュムレータ又は明示
レジスタを識別するか否かを指定する。これによって多
数の冗長ビット配置を有する図１に示したタイプの固定
長命令が生じる。また、これによって命令シーケンスを
保持するのに必要とされるビット配置が不必要に大きく
され、プロセッサによって使用される命令を入手すると
き、より大きなンメモリスペースそしてより長いメモリ
アクセスタイムを必要とする。

【００１８】本発明は可変長命令を提供する命令セット
を使用する。記述されている好ましい例において、単一
プロセッサによって使用される種々の命令のフォーマッ
トが図２に示されている。この特定の例は異なるビット
長の複数の選択可能な命令を使用し、各々が所定のビッ
ト長のフォーマットと各々が所定のビット長である命令
フィールドの所定のシーケンスとをベースとし、これら
の命令の内のいくつかがフィールドの内の選択された一
つを省略し、これはどのフィールドが省略されたかを示
すようにこの省略されたフィールドよりも短いビット長
の識別子を含み、これによって命令のビット長を圧縮し
て、命令において冗長ビット配置の使用を回避すること
ができる。示されているこの特定の例において、これら
の命令は各８ビットの４バイト２０、２１、２２、及び
２３に分割された３２ビットのフォーマットをベースに
する。このフォーマットは圧縮されてないベーシックな
フォーマットを示す図２に示されたフォーマットによっ
て記述される。第１のバイト２０はレングス（長さ）イ
ンジケータ２４に割り当てられた最初の二つのビット配
置を有する。次の６ビットは演算コードインジケータ２
５であるフィールド１を形成し、この演算コードインジ
ケータ２５はプロセッサが命令の実行に応答して実行す
る特定の演算を示す。命令フォーマットにおけるこの第
１のフィールドは、同じビット配置における全ての命令
に対して設けられ、常時、演算コードを示す。

【００１９】第２のバイト２１において、最初の２ビッ
ト配置は命令のタイプを表すインジケータ２６を形成す
る。命令ビット長インジケータ２４と同時に得られるこ
れら２ビット２６は、命令において、どのフィールドが
存在しているか及びどのフィールドが省略されたかを示
す。第２のバイト２１の次の６ビットは第２のフィール
ド２７を形成する。第３のバイト２２において最初の６
ビットは第３のフィールド２８を定義する。最後の２ビ
ット２９及び３０は命令のタイプに従って演算コードイ
ンジケータの拡張、命令インジケータのタイプ、又は定
数の部分を提供する。第４のバイト２３において最後の
６ビットは第４のフィールド３１を形成する。最後のバ
イト２３の最初の２ビット３２は定数値の部分又は演算
コードインジケータの拡張を形成することができる。図
２は、全てが、図２のフォーマット１２に示されている
四つのフィールドフォーマットをベースとしている１５
個の異なるフォーマットを示す。選択可能なフォーマッ
トの各々は、第２、第３又は第４のフィールドの各々を
完全に包含するか又は完全に省略する。タイプインジケ
ータ２６（及び拡張ビット３０）は長さインジケータ２
４と組み合わされてどのフィールドが省略されたかを示
す。これらは包含されたフィールド内のデータの指定を
示し、これによりレジスタ又は定数値を示すことができ
る。各命令のビット長の圧縮によって冗長ビットを回避
するのを可能とする他に、この例によって明示アドレッ
シングを必要としない暗黙データ格納場所の識別が可能
とされる。使用される命令の基本フォーマットは図２に
おけるフォーマット１２に関して最適に図示されてい
る。長さインジケータ２４はそれが３２ビット長命令で
あることを示している。演算コード２５は実行されるべ
き演算を定義する。タイプインジケータ２６は、３２ビ
ット長命令の場合において、第２のフィールド２７が宛
て先レジスタのアドレスを識別し、第３のフィールド２
８が第２のソースレジスタのアドレスを識別し、及び第
４のフィールド３１が第１のソースレジスタのアドレス
を識別することを示す。第３のバイト２２の最後の２ビ
ットと第４のバイト２３の最初の２ビットは、この場
合、演算コード２５の拡張部３２に対してファシリティ
（資源）を用意する。幾つかの命令に関しては二つのソ
ースアドレス又は宛て先アドレスを識別することは必要
ではない。このような場合、第２、第３及び第４のフィ
ールドの内の一つ又はそれより多くが命令のビット長を
圧縮すると共に冗長なビット配置を回避するために省略
されることができる。さらに、記述されている例は、デ
ータ格納が明示アドレッシングを要求しない場合のプロ
グラム実行シーケンスの間、生データを保持するために
暗黙データ格納を使用する。この例において、暗黙格納
は、複数のデータ値を同時に保持するように構成された
ＦＩＦＯ（ＦＩＦＯ）データ格納によって供給され、こ
の例においては、このようなデータ格納は、「パイプ」
と呼ばれる。このパイプはプログラムシーケンスの実行
に用いる為の宛て先として、第１又は第２のデータのソ
ースとして又はそれらの組合わせとして使用され得る。
宛て先かソース１又はソース２アドレスとしてパイプが
使用される場合、図２に示された命令フォーマットの対
応する第２、第３又は第４のフィールドへのエントリは
全く要求されない。フォーマット１の場合、命令長イン
ジケータ２４は、命令が１バイト長であるにすぎず、結
果的に、フィールド２、３、及び４は欠落し、これによ
って両ソースと宛て先アドレスの代わりに暗黙パイプが
使用され得ることが示される。フォーマット２、３、
４、及び５の場合、ビット長インジケータ２４は命令が
２バイト長であり、タイプインジケータ２６がフォーマ
ット２、３、４、及び５を判定する。フォーマット２で
はフィールド２が宛て先アドレスを示す。フォーマット
３ではフィールド３が第２のソースアドレスを示し、フ
ォーマット４ではフィールド４が第１のソースアドレス
を示す。フォーマット２、３及び４の各々においては暗
黙パイプが省略されたアドレスと置換することが理解さ
れる。拡張される時、フォーマット１乃至４の各々はフ
ォーマット１２の形態を取る。フォーマット５は、タイ
プインジケータがフィールド４が第１のソースアドレス
の代わりに定数値を用意することを示す場合の状況を示
す。フォーマット５はフォーマット１３へ拡張される。
フォーマット６乃至１１はそれぞれ命令が３バイト長で
あることを示す長さインジケータ２４を有し、タイプイ
ンジケータ２６は最終ビット配置３０と共に包含された
フィールドの重みだけでなく省略されたフィールドの表
示を示す。各ケースにおいて暗黙パイプはあらゆる省略
されたアドレスの代わりに使用される。フォーマット
６、７及び８はフォーマット１２へ拡張される。フォー
マット９及び１０はフォーマット１３へ拡張される。フ
ォーマット１１はフォーマット１５へ拡張される。フォ
ーマット１２乃至フォーマット１５の場合、長さインジ
ケータは命令が４バイト長であることを示す。フォーマ
ット１３、１４、及び１５の場合、命令は一つ又はそれ
より多くの明示アドレスを省略しかつビット配置は定数
３３、３４又は３５に置き換えられる。拡張時には暗黙
パイプアドレスが欠落フィールドごとに与えられる。以
下の記述において、ビット１０乃至１５によって与えら
れたビット値は、Arg1（引数：アーギュメント）と呼ば
れ、ビット１６乃至２１のビット値はArg2であり、ビッ
ト２６乃至３１のビット値はArg3である。１、２又は３
の引数を有する命令の８つの例が以下の表に示されてお
り、この表はこれらの命令の各々によって示されたソー
ス及び宛て先アドレス並びに図２に対応するバイト長及
びフォーマットを示す。

【００２０】

【表１】

【００２１】従って、図２に示された圧縮された命令フ
ォーマットにおいては、エラーがない場合は拡張部３０
を含み、タイプインジケータ２６は省略されたフィール
ド２、３及び４より実質的に小さいビット長を有するこ
とが理解されよう。各所定のビット長である所定のフィ
ールド位置の使用は簡単さ即ち解読の速さを提供する。
各命令は最小ビット長へ圧縮されて、命令の実行に必要
とされる情報を示す。結果的に、命令シーケンスを格納
するメモリスペース及びメモリからプロセッサへ命令を
転送するアクセスタイムが最小化される。メモリからの
各命令フェッチ動作は、固定数バイトをプロセッサへロ
ードし、圧縮された命令の場合においては、メモリから
フェッチされたバイトパッケージの全体が後に続く命令
の一部を含み、次の命令によって使用されないビット配
置を占有することができる。

【００２２】図２に示されたタイプの命令を実行する時
に使用されるコンピュータシステムが図３及び図４に示
されている。これはこの例において従来のＲＡＭを備え
るメモリ４１に接続されたプロセッサ回路４０を示す。
プロセッサ４０は全てがメモリ４１に接続されたアドレ
スバス４２、データバス４３、並びに読み出し及び書き
込みコントロール４４、４５を含む。メモリ４１は異な
るアドレス可能な場所において命令のシーケンスを備え
るプログラムを保持するように構成されている。各命令
は図２に関してすでに記述されているフォーマットの内
の一つに追随する。メモリ４１はデータも保持すること
ができる。プロセッサ４０は制御論理５０及びＡＬＵ
（算術演算論理ユニット）５１を含む。データバス４３
はデータ値をメモリ４１へ転送し又はメモリ４１から転
送する。アドレスバス４２は読み出し又は書き込み動作
のためにメモリアドレス値を搬送する。メモリ４１にお
ける各アドレス可能な場所は４バイトのデータを保持す
る。アドレスバス４２の最下位２ビットはどの格納場所
にアクセスすべきかを決定する場合には無視される。Ａ
ＬＵ５１はソース１バス５２及びソース２バス５３に接
続されている。これらはＡＬＵ５１への入力が提供さ
れ、得られたあらゆる出力が結果バス５４へ送られる。
読み出し線４４と書き込み線４５は制御回路５０から出
力される。読み出し線４４が指定（assert）された時、
メモリ４１はアドレスバス４２によって識別された場所
で格納された値をデータバス４３へ転送する。書き込み
線４５が指定された時、メモリ４１はアドレスバス４２
によって識別された格納場所へデータバス４３上の値を
格納する。

【００２３】プロセッサ４０はメモリ４１から４バイト
を一度にフェッチすると共に出力６１が命令の始まりと
位置合わせされた命令レジスタ６２へ４バイトの出力６
１を備えるように構成された命令フェッチユニット６０
を含む。命令レジスタ６２は複数の分離した出力を用意
するように構成されており、これらの分離した出力は、
命令ごとに完全に拡張された出力を提供するように構成
された拡張回路６３へ命令のフィールド及び制御ビット
の各々を示す。

【００２４】命令フェッチャ６０の構築又は動作が最初
に記述される。このユニットは図４においてより詳しく
示され且つデータバス４３に接続された入力データバス
６４を有している。フェッチャ６０は３２ビットワード
が読み出されるメモリ内に次のアドレスを有する３２ビ
ットのラッチを備えるフェッチポインタ６５を含む。メ
モリから値が読み出される時、ラッチ６５は４バイト分
増加されて新しいポインタアドレスが得られる。値４は
この値４を加算器１０６へ転送するユニット１０５によ
って発生され、この加算器１０６はバス１０３からポイ
ンタ値を受け取り、ポインタ値へ４を加算する。次い
で、その合計がマルチプレクサ９２を介してラッチ６５
へ送られて、ポインタを更新する。位置合わせされた命
令が１であり、この１が新しい３２ビットワードの始ま
りにおいてビット０位置を有することが理解されよう。
しかしながら、可変長命令の使用によって、幾つかの命
令はメモリ内のワードの途中から開始する。フェッチャ
６０はメモリから圧縮された命令を読み出し、それらを
正確に位置合わせし、次いでそれらをバス６１を介して
フェッチバッファ６６から命令レジスタ６２へ出力す
る。バス６４へ入力された４バイトのワードはロードシ
フター６７及び複数の並列マルチプレクサ６８を介して
フェッチバッファ６６へ送られる。フェッチバッファ６
６は７バイトの命令に至るまで保持することができ、こ
れは命令の位置合わせ誤り（ミスアライメント）のワー
ストケースを保持するのに充分である。４バイトの命令
が１バイトからスタートして３２ビットメモリワードと
なることができることから、ワードが３バイトの命令を
有し、命令を終了するのに必要とされる第４番目のバイ
トを得るために引き続く４バイトのワードが読み取られ
なければならない。従って、７バイトがフェッチバッフ
ァ６６内で保持されることが必要とされる。命令がバッ
ファ６６内で一旦位置合わせされると、４バイトはバイ
ト０、バイト１、バイト２、及びバイト３を表す線７
０、７１、７２及び７３上へ出力される。命令の長さに
よっては命令バッファ６２は４つの線７０乃至７３全て
から送られる信号上で動作するとは限らないが、殆どの
場合において出力はこれらの線上で設けられる。バイト
０は出力される命令の長さを線７０上に示し、これは長
さインジケータ７４へ渡されて、バッファ６６内で幾つ
のバイトが現在除去され得るかをフェッチャ・ユニット
６０に対して示す。バイトカウンタ７５はバッファ６６
内のバイト数のカウントを常に保持し、ユニット７４か
ら送られた長さ信号はマルチプレクサ７６を介して長さ
減算機構（subtractor）７７へ渡され、この長さ減算機
構７７は、バッファ６６内に残留する有効バイトの数を
カウントするためにマルチプレクサ７６及びバイトカウ
ンタ７５から入力を受け取る。減算機構７７からの出力
７８はバイトカウンタ７５内の入力を更新するためにマ
ルチプレクサ７９を介して送られる。

【００２５】マルチプレクサ７６からの出力は抽出シフ
タ８１への入力を生成する。抽出シフタ８１はバッファ
６６内でこれらの残留バイトを再配置するために使用さ
れる。これらの残留バイトは次の命令に使用するように
命令レジスタ６２へのバス６１に供給されるように要求
される。抽出シフタ８１は、各線７１、７２、及び７３
から並びにバッファ６６のバイト４、バイト５、及びバ
イト６の場所から入力８２を受け取る。容量（Amount）
信号８０に従って、フェッチバッファ６６内に保持され
た値は、この抽出シフタ８１によって再配置され、線８
３を介してマルチプレクサ６８へ出力される。このよう
に、フェッチバッファになお必要とされるバイトがバイ
ト０で開始される新しい場所でフェッチバッファ６６内
に再配置される。バッファ６６のバイト０、１及び２内
で保持された値も線８５を介してロードシフタ６７へフ
ィードバックされる。このロードシフタは、データバス
６４上でメモリから読み出された新しいバイトがロード
されるフェッチバッファ６６内のバイトの場所を示すた
めにバイトカウンタ７５から得られた容量信号８６も受
け取る。この容量信号８６に従って、メモリからの新し
い４バイトは、バス６４へ入力され、フェッチバッファ
６６の事前演算から保持されているバイト値を表す線８
５上のいずれかの信号と結合して対応するマルチプレク
サ６８へフィードされる。従って、マルチプレクサ６８
は、バイト０でスタートするフェッチバッファ６６内で
連続バイト位置を占有するように線８５のいずれかで保
持されているバイトとメモリから読み出された新しいバ
イトを結合した値をバッファ６６へロードするためにラ
ッチ信号９０によって動作され得る。ラッチ信号９０は
マルチプレクサ７９へ送られて、バイトカウント７５を
４で更新する。値４はユニット１０５を介して加算器１
０８へ送られ、加算器１０８は４をバイトカウンタ７５
から送られたバイトカウント値に加算し、その合計をバ
イトカウンタ７５へ渡す。

【００２６】フェッチポインタ６５は、通常、フェッチ
ャ６０を用いてメモリ内のシーケンシャルなワード場所
から命令を取りに行かせる。しかしながら、いくつかの
プログラムはメモリ内の新しい場所から命令のフェッチ
を開始するようにメカニズムに要求する分岐命令を含
む。このため、マルチプレクサ９２を介してフェッチポ
インタ６５へ送られ得るスタート入力９１を備えてい
る。線９１上のスタートアドレスの上位３０のアドレス
ビットは、これらの３０ビットがメモリ内の新しい４バ
イトワードの始まりに常にアドレスするようにポインタ
６５へ渡される。フェッチポインタ６５の下位２ビット
は常にゼロへセットされる。３２ビットワード内のサブ
ポジション（補助的位置）を示すにすぎない下位２ビッ
トが２ビットラッチ９３内に格納される。ラッチ９３内
で保持された値はゼロとの比較演算子を検出するために
コンパレータ９４内でテストされ、これによって新しい
メモリアドレスが３２ビットの境界の始めからスタート
するか又はワードの途中からスタートするか否かが決定
される。それがワードの途中からスタートする場合、コ
ンパレータ１０４からＡＮＤゲート９５へ信号が送られ
て、コンパレータ９４からＡＮＤゲート９５への第２の
信号がバッファ６６内のバイト数がゼロでないことを示
した時、フェッチバッファの内容のいくつかが調整を必
要とすることを示す。調整出力９６は制御ユニット５０
へ提供され、命令が正確に位置合わせされておらず、位
置合わせするにはダミー命令の読み出しがこの制御ユニ
ット５０からＮｅｘｔ（ネクスト（次の））信号９７を
用いて実行されることを示す。信号９７はＯＲゲート９
８を介して送られることによってフェッチバッファ６６
に対する新しいラッチ演算を生じ、この新しいラッチ演
算が上記に説明したようにフェッチバッファ６６からの
一つ以上のバイトの除去と抽出シフター８１への入力８
０によって決定された容量による再配置とを生じ、この
容量がＡＮＤゲート９５の出力によりマルチプレクサ７
６を介して経路指定された２ビットラッチ９３から導出
されている。

【００２７】現在命令がフェッチバッファ６６から読み
出され、これによって上記に説明したように命令がフェ
ッチバッファ６６から除去されることができることをフ
ェッチャユニットへ伝えるためにＮｅｘｔ入力９７も制
御ユニット５０から導出されることが理解されよう。ラ
ッチ入力１００はデータバス６４上の値をバッファ６６
に格納するようにフェッチャへ命令するため、エッジ感
応信号である制御ユニット５０から導出される。Ｂｅｇ
ｉｎ（ビギン（開始））信号１０２は、ブランチ命令に
応答してスタート信号入力９１に渡された新しいアドレ
スから新しいワードのフェッチを開始するようにフェッ
チャに知らせるために使用される更なるエッジ感応信号
である。アドレス出力１０３がメモリ内のワードの始ま
りにおいて３２ビットの境界を常に指すことが理解され
よう。バイトカウンタ７５は、バイトカウントがゼロで
ない場合、ＡＮＤゲート９５へ信号を送るようにカウン
トコンパレータ１０６と接続されている。長さ減算機構
７７は、フェッチバッファが次の命令を生成するのに充
分な内容を有していない時は必ず、Ｍｏｒｅ出力１０７
を提供するように構成されている。この信号１０７は、
次の命令は制御ユニット５０へ供給されることによっ
て、次の命令がフェッチャから読み取られる前に、ラッ
チ信号１００を用いてフェッチャにメモリ読み出しを実
行させる。バイトカウンタ７５は、フェッチバッファ６
６から命令が除去された時は常にカウントを減少させ、
新しい値がメモリから読み取られた時は常にカウントを
増加させる。フェッチャがＳｔａｒｔ（スタート）入力
９１を用いて新しい命令シーケンスからスタートする
時、線１０２上のＢｅｇｉｎ信号は、カウンタ７５内の
カウントをクリアすると共にＯＲゲート１０９を介して
フェッチポインタ６５内の新しいポインタ値をラッチす
るために使用される。単一ビットラッチ１１０は、新し
いスタートアドレスからの第１の命令がバッファ６６内
で位置合わせされた後で２ビットラッチ９３をクリアす
るために使用される。

【００２８】制御ユニット５０から導かれる三つの入力
信号、Ｎｅｘｔ信号９７、ラッチ（ｌａｔｃｈ）１００
信号、及びＢｅｇｉｎ信号１０２は、フェッチャのいく
つかの演算が要求されるまで通常は指定されないことが
理解されよう。実行される四つのタイプの演算は以下の
通りである。出力バス６１上で命令レジスタ６２に対す
る命令を生成する。正確に位置合わせされた命令がフェ
ッチバッファ６６内で保持された時にこれを実行し、Ｍ
ｏｒｅ信号１０７及びＡｄｊｕｓｔ（調整）信号９６は
指定されない。フェッチャはメモリの場所から読み出し
動作を実行してもよい。フェッチバッファ６６が十分な
データを含まない時は必ず、通常、３２ビットのメモリ
場所がシーケンシャルに読み取られる。データが読み取
られるアドレスはバス１０３へ出力されたフェッチポイ
ンタ６５によって表される。これはＭｏｒｅ信号１０７
が指定された時に行われ、Ａｄｊｕｓｔ信号９６は指定
されない。ラッチ信号１００はロードシフタ６７から出
力を選択するためにマルチプレクサ６８をセットするよ
うに指定される。データがバス６４から入力されると、
ラッチ信号１００はフェッチバッファ６６内に値を格納
するために逆指定される。

【００２９】フェッチャは新しい命令シーケンスを初期
化するために使用されることができる。この場合、バイ
トカウント７５はクリアされ、メモリ内の新しいアドレ
スがフェッチポインタ６５と２ビットバッファ９３へラ
ッチされる。この初期化はプログラム分岐命令後に要求
される。これはＢｅｇｉｎ信号１０２を指定し、次いで
Ｂｅｇｉｎ信号１０２を逆指定することによって実行さ
れる。さらに、フェッチャは第１の命令を新しい命令シ
ーケンス内で位置合わせするように使用されることがで
きる。新しい命令シーケンスがメモリ内の３２ビットワ
ード境界においてスタートしない場合、Ａｄｊｕｓｔ信
号９６が指定され、この位置合わせ動作はフェッチバッ
ファ６６５のダミー読み出しを実行するためにＮｅｘｔ
信号９７を指定し、次いでＮｅｘｔ信号９７を逆指定
し、これによって新しいシーケンスの第１の命令を位置
合わせすることを含む。

【００３０】図３及び図４に示されているように、フェ
ッチャユニット６０の出力バス６１は命令レジスタ６２
へ送られた３２ビット信号を提供し、この３２ビット値
はフェッチャ６０へ送られたＮｅｘｔ信号９７と同時に
制御ユニット５０から導出された入力信号１１２によっ
てラッチされる。命令レジスタ６２内の３２ビット信号
は７つの出力信号１２０、１２１、１２２、１２３、１
２４、１２５、及び１２６を提供するように構成されて
いる。これらの出力信号の性質が図２に関して記述され
ている。信号１２０は図２における長さインジケータと
対応しているビット０及び１を表す。信号１２１はビッ
ト２乃至７から導出され、演算コードを有するフィール
ド１を表す。出力１２２は図２に示されたタイプインジ
ケータ２６を形成するビット８及び９を表す。出力１２
３はビット位置１０乃至１５を表すArg1（引数）であ
る。出力１２４はビット位置１６乃至２１を表すArg2で
ある。出力１２５はビット位置２２乃至２５を表し、Ｐ
ＡＤと呼ばれ、タイプ拡張、演算コードの一部又は定数
値の一部を表す。出力１２６はArg3を表し、ビット位置
２６乃至３１を表す。従って、出力１２１は図２におい
てフィールド１を表し、常に演算コードを示すことが理
解されよう。図２におけるフィールド２、３、及び４
は、命令長に従ってArg1、Arg2、又はArg3のいずれかで
表される。出力１２０乃至１２６の各々は命令拡張ユニ
ット６３へ送られ、この命令拡張ユニット６３はこのユ
ニットへ供給された圧縮された形式から完全な命令を再
構築するように構成されている。出力１２０を表す長さ
はソース１バス５２に接続された長さイネーブルユニッ
ト１２７へも送られる。

【００３１】拡張ユニット６３の構築及び演算は図６に
関して記述されている。ユニット１３０は完全な演算コ
ードを構築するために提供されている。ユニット１３０
は演算コード入力１２１を受け取り、いくつかのフォー
マットではＰＡＤ信号が演算コード拡張を含むこともあ
るので、ＰＡＤ入力１２５にも接続されている。長さ入
力１２０とタイプ入力１２２は共にユニット１３０に接
続され、これによりユニット１３０が演算コードを構築
する際にＰＡＤ入力１２５からのあらゆる信号を組み込
むか否かを決定する。完全に構築された演算コードは次
いで線１３１へ出力され、この演算コードはプロセッサ
によって実行される演算を制御するために制御ユニット
５０へ送られる。ルータユニット１３２はArg1、Arg2、
及びArg3の入力１２３乃至１２６の各々を受け取るよう
に構成されている。ルータ１３２は長さ及びタイプ信号
１２０、１２２からの入力も受け取り、これによって入
力１２３、１２４、及び１２６のどの入力が宛て先又は
ソース１若しくはソース２の出力を表すかを決定する。
ルータ１３２は、いくつかのフォーマットにおいてＴＹ
ＰＥ拡張を含むので、ＰＡＤ信号１２５も受け取ってい
る。ルータ１３２は宛て先アドレスに対応する第１の出
力１４０、ソース２アドレスに対応する第２の出力１４
１、及びソース１アドレスに対応する第３の出力１４２
を有する。ルータ１３２へ送られる長さ入力１２０及び
タイプ入力１２２並びにＰＡＤ入力１２５が、ルータが
補正入力信号１２３乃至１２６又はそれぞれの出力１４
０乃至１４２を出力するのをイネーブルとし、これらは
それぞれのマルチプレクサ１４３、１４４、及び１４５
へ送られる。これらのマルチプレクサはそれぞれパイプ
アドレッシングユニット１４６によって決定されたパイ
プアドレスを表す他のアドレスを受け取る。マルチプレ
クサ１４３乃至１４５の演算は長さ及びタイプのインン
ジケータ１２０及び１２２並びにＰＡＤ１２５からの入
力を有するイネーブルユニット１４７によって制御され
る。これらの入力信号は圧縮された命令においてフィー
ルドのどれかが欠落しているか否かを決定し、それが欠
落しているフィールドと暗黙パイプアドレス１４６を置
き換える。このように、拡張ユニットからの出力信号１
５０、１５１、及び１５２は、圧縮された命令内で明示
的に提供されない暗黙アドレスに対して提供されている
パイプアドレスによって対応する宛て先ソース１及びソ
ース２のアドレスを示す。図２のフォーマットに示され
ているように、命令が定数値を含む場合、Arg1、Arg2、
及びArg3、並びにＰＡＤの内のいづれかが長さ及びタイ
プのインジケータ１２０及び１２２に従って定数を構築
するために使用されてもよい。これらは定数構築機構１
６３へ送られる。入力信号１２０及び１２２が定数が構
築されるべきであることを示した場合、出力１６４へ定
数値を出力するように要求されると、入力１２３乃至１
２５が結合される。長さ及びタイプのインジケータ１２
０及び１２２は、インジケータユニット１６５へ送られ
て、定数が存在していることを示す信号１６６を出力す
る。信号１６６は制御ユニット５０へ送られ、定数値は
線１６４を介して定数レジスタ１６７へ送られる。ＰＡ
Ｄ信号１２５がＴＹＰＥ拡張を含む時、その値は図２に
示されるように定数がコード化されるか否かを決定しな
い。

【００３２】プロセッサは一組のアドレス可能なレジス
タを保持するレジスタファイル１７９を含む。また、暗
黙データ格納場所は複数のデータ値に対してＦＩＦＯデ
ータ格納を提供するパイプ１７１によって提供される。
レジスタファイル１７０はバス５４に接続されたポイン
タ回路１７３を有し、これによってデータ値がレジスタ
ファイル内に書き込まれるのを可能にする。同様に、パ
イプ１７１が選択回路１７４を有し、これによってデー
タ値が結果バス５４からパイプ１７１内の所望される場
所へ書き込まれるのを可能にする。ポインタ回路１７３
及びセレクタ回路１７４は共に、データを格納場所へ書
き込むように要求された時、制御信号５０からラッチ信
号１８６を受け取るように構成されている。同様に、ポ
インタ１７３及びセレクタ１７４は共に、命令拡張ユニ
ット６３の出力１５０に接続され、これにより拡張ユニ
ット６３からの拡張された命令の出力によって指示され
た時、対応する格納装置がそのデータの宛て先として使
用される。データがレジスタファイル１７０からソース
バスへ読み取られるのを可能とするため、線１７６によ
ってソース１バス５２と接続され且つ線１７７によって
ソース２バス５３と接続された出力セレクタ１７５が設
けられている。読み出し動作に使用する補正レジスタ
は、拡張ユニット６３によって備えられたソース１又は
ソース２のアドレスによって決定される。線１５１は、
ソース２アドレスをレジスタファイル１７０の出力セレ
クタ回路１７５とパイプ１７１の出力セレクタ回路１７
９の両方へ直接接続する。拡張ユニット６３から線１５
２へ出力されるソース１アドレスはその出力がセレクタ
１７５及び１７９の両方に接続されたマルチプレクサ１
８０を通過する。マルチプレクサ１８０はまた、宛て先
アドレスがソース１の識別の代わりに供給されることが
できるように、宛て先線１５０からの入力を拡張ユニッ
ト６３から得る。セレクタ１７５はソース１のバスへの
読み出し動作をイネーブルとするように第１のイネーブ
ル入力１８２を有する。このイネーブル信号１８２はＡ
ＮＤゲート１８５を介して制御ユニット５０から得られ
る。第２のイネーブル入力１８６は、第２のソースバス
５３への読み出し動作をイネーブルとするように構成さ
れると共に制御ユニット５０から直接得られる。イネー
ブル入力１８２及び１８６は同様にパイプ１７１の出力
セレクタ１７９へ供給される。

【００３３】レジスタファイル１７０の構築及び動作は
従来通りである。

【００３４】パイプ１７１の構築及び動作については図
７により詳細に記述されている。パイプ１７１はＮ個の
データ値を保持するように構成された複数の分離選択可
能なデータ格納（装置）１９０を備える。結果バス５４
は、データ格納１９０の各々に接続され、宛て先セレク
タ１７４はどのデータ格納が結果バス５４から入力を受
容してよいかを決定するように各データ入力と接続され
ている。同様に、各データ格納１９０は、二つの分離出
力セレクタ１９１及び１９２へ収集される。これらの二
つの出力セレクタは類似し、それぞれが各データ格納場
所へ接続され、あらゆるデータ場所をそれぞれのソース
１バス５２及びソース２バス５３へ接続させることがで
きる。パイプへ書き込まれる時、宛て先信号１５０がこ
のパイプへ入力され、このパイプにおいては、宛て先ア
ドレスは、命令がこのパイプの使用を宛て先として要求
することを確実とするように整合ユニット１９４でその
パイプ用に指定されたアドレスと比較される。宛て先信
号は、レジスタファイル１７０用の入力セレクタへ送ら
れるが、整合がなければ、この宛て先信号はレジスタフ
ァイル１７０に無視されることが理解されよう。ユニッ
ト１９４によって整合が見つかったならば、制御ユニッ
ト５０からラッチ信号ユニット１８４を受け取るように
構成されたＡＮＤゲート１９５へ入力は供給され、これ
によって関連する宛て先が選択されるのは補正ラッチ信
号が指定された時に限られる。セレクタ１７４はデータ
をパイプ１７１の連続データ場所へ書き込むように循環
（巡回）方法で演算する。イン・ポインタ１９６は次の
書き込みエントリのパイプ１７１内にアドレスを常に有
する。このアドレスは次の書き込み動作に対して要求さ
れたアドレスを選択するために線１９７を介してセレク
タ１７４へ入力される。信号１９７はＡｄｄ１（１を加
算せよ）ユニット２００からの信号を他の入力として有
する加算器１９８へ送られる。加算器１９８の出力はＡ
ＮＤゲート１９５からラッチ信号を受け取るポインタ回
路１９６へフィードバックされ、これによりパイプ１７
１へデータを書き込むそれぞれの新しいラッチング動作
ごとにポインタアドレスを一つずつ進める。値がパイプ
へ書き込まれる時、ラッチ信号１８４は最初に指定され
る。ＡＮＤゲート１９５の出力はパイプ１７１内のラッ
チ回路２０１へ送られる。ラッチ信号１８４が逆指定さ
れた時、結果バス５４の値はパイプ１７１の選択された
場所に格納され、次の書き込みエントリのアドレスがポ
インタ１９６へ格納される。

【００３５】読み出し動作の間、ライン１５１及び１８
３上のソース１及びソース２のアドレスは、レジスタフ
ァイル１７０及びパイプ１７１へ送られる。パイプ１７
１から読み出される指定されたパイプアドレスは、レジ
スタファイル１７０内のアドレスと整合しない時、この
アドレスはこのレジスタファイル１７０によって無視さ
れる。入力されたアドレスは、パイプ１７１内におい
て、整合ユニット１９４と類似している他の整合ユニッ
ト２０５内のパイプの指定されたアドレスと比較され
る。各整合ユニット２０５の出力はそれぞれのイネーブ
ル入力１８２又は１８６を受け取るＡＮＤゲート２０６
へ送られる。ソース１の回路の場合、ＡＮＤゲート２０
６の出力はソース１セレクタ１９０に対するイネーブル
信号２０７と、ＯＲゲート２０９及びＡＮＤゲート２１
０への入力を形成する。アウト・ポインタ回路２１１は
制御ユニット５０からＤｏｎｅ（終了）信号２１２を受
け取るように構成されている。ポインタ２１１は次のエ
ントリが読み取られるパイプ１７１内の場所１９０のア
ドレスを保持する。ポインタからの出力２１５は第１の
加算器２１６及び第２の加算器２１７へ送られる。加算
器２１６は、値１が信号へ加算され且つＯＲゲート２０
９からの出力信号の制御下においてマルチプレクサ２１
８へ送られるのを可能にする。もう一方の加算器２１７
は値２を線２１５上の信号へ加算するように構成され、
ポインタ回路２１１に対する出力信号２１５が２だけ増
分された値である出力２２０をへ提供する。ＡＮＤゲー
ト２１０からの出力によって制御されるマルチプレクサ
２２１は、ポインタが読み取られる場所が２だけ増分さ
れた場所である線２２０からの入力か又はマルチプレク
サ２１８からの出力を受け取るようにポインタ回路２２
１への入力２２３を制御する。マルチプレクサ２１８の
出力はそれ自体、増分ゼロ又は加算器２１６によって実
行される増分１を有する出力信号２１５であってもよ
い。パイプ１７１からの読み出しを実行する動作におい
て、ソース１出力５２はソース２出力５３も一緒にアク
ティブ（活動状態）になる前にアクセスされるように定
義される。このため、出力ポインタ値２１５は、対応す
る信号が入力１８２及び１８３上で受け取られた時に読
み取るべきパイプの位置を選択するように出力セレクタ
１９２へ直接送られる。線２０７上の信号はソース１バ
ス５２に対して読み出し動作が行われたか否かを決定
し、且つこの信号はまた、線２２１を介してセレクタ回
路１９１へ入力される場所の選択を用意するため、ポイ
ンタ２１１からの出力信号２１５か又は加算器２１６に
よって生成された増分１を選択するようにマルチプレク
サ２２０へ送られる。このように、読み出し動作は対応
する入力信号が入力１８６及び１５１へ提供された時に
ソースバス５３上で実行されてもよい。ソース１バス５
２に対する読み出し動作が全く行われなかった場合、セ
レクタ１９１はポインタ２１１から線２１５を介して指
定された場所から出力する。しかしながら、線２０７へ
の信号がソース１バス５２上で読み出し動作を生じた場
合、マルチプレクサ２２０は読み出し動作がソース２バ
ス５３へのセレクタ１９１によって実行される場所を１
だけ増分するように演算される。ソース２バスに対して
読み出し動作を生じるように使用されるＡＮＤゲート２
０６からの出力信号は、ＯＲゲート２０９へ送られてマ
ルチプレクサ２１８を制御し、ＡＮＤゲート２１０へ送
られて、次の読み出し動作の為のポインタ２１１によっ
て指定された場所へ進む時にマルチプレクサ２２１を制
御する。読み出し動作が全く生じなかった場合、ポイン
タ２１１からの出力信号２１５は場所を変更せずにマル
チプレクサ２１８及び２２１を介してフィードバックさ
れる。ソースバスに対する読み出し動作が一回だけ発生
した場合、加算器２１６の出力２１６はポインタの場所
を１だけ進めるようにマルチプレクサ２１８及び２２１
を介して送られる。ソースバス５２及び５３の両方に対
して読み出し動作が発生した場合、ポインタ２１１によ
って識別された場所はマルチプレクサを介して線２２０
へ送られた加算器２１７の出力を用いることによって２
だけ進められる。

【００３６】定数イネーブル１６７は、制御ユニット５
０からイネーブルソース１信号２４７を受け取るように
構成されたＮＡＮＤゲート２４６からイネーブル信号２
４５が引き出された時、命令の拡張部からソース１バス
５２へ線１６４へ出力された定数値を送る。ＡＮＤゲー
ト１８５とＮＡＮＤゲート２４６の両方がイネーブル信
号２４７の他にＮＯＲゲート２４８から入力を受け取
る。このＮＯＲゲート２４８は、拡張された命令内に定
数が存在していることを示す線１６６からの第１の入力
と宛て先フィールドをソース１アドレスとして使用する
ようにマルチプレクサ１８０を制御するために制御ユニ
ット５０から出力された第２の入力２４９を受け取る。
命令の演算コードに従って、これは、幾つかの命令が、
他のソースオペランドを指定するために宛て先フィール
ドを使用することを許容する。

【００３７】プロセッサは以下の５段パイプラインを有
する。 −フェッチャ６０ −命令レジスタ６２、拡張部６３、ソースマルチプレク
サ１８０、イネーブル定数１６７、及びイネーブルＩＰ
３００ −実行レジスタ３０１及びＡＬＵ５１ −メモリレジスタ３０２及びメモリアクセス３０３ −書き込みレジスタ３０４

【００３８】衝突ユニット３０５は、現在実行している
複数の命令のレコードとこれらのそれぞれの宛て先を保
持する。この衝突ユニット３０５は、まだ実行されてい
る命令の結果に新しい命令が依存するか否かを決定する
ため、Ｓｒｃ１（ソース１）１８３、Ｓｒｃ２（ソース
２）１５１、イネーブルＳＲ１（ソースレジスタ１）１
８２及びイネーブルＳＲ２（ソースレジスタ２）１８６
の信号を使用する。待機信号３０６は、先行命令の結果
が届くまで、制御ユニット５０に新しい命令のスタート
を遅らせるように命令する。衝突ユニット３０５は、新
しくスタートした命令はそれが終了する時に結果をいく
らかのレジスタ又はパイプ場所内に格納することをこの
ユニットに知らせるために使用されるターゲット（目
的）及びリザーブ（予約）信号を有している。ターゲッ
ト信号は拡張ユニット６３からの宛て先信号１５０から
送られ、リザーブ信号３０７は制御ユニット５０から送
られる。

【００３９】命令に対するオペランドは、Ｓｒｃ１（ソ
ース１）１８３及びＳｒｃ２（ソース２）１５１の信号
によって、並びにイネーブル定数（Const ）２５４及び
イネーブルＩＰ（命令ポインタ）２３２によって、アド
レスされる。拡張ユニット６２の出力はこれらの信号又
はこれらの信号が得られる他の信号を生成する。これは
補正値がソース１５２及びソース２５３のバスへ書き込
まれるのを可能とする。ソースオペランド値、宛て先ア
ドレス及び演算コード信号３０８はラッチＥＲ（実行レ
ジスタ）信号３０９によって実行レジスタ（Execute Re
gister）３０１内に格納される。演算コードＥＲ信号３
０８は拡張ユニット６３からの演算コードと必ずしも同
じ信号ではない。というのは、幾つかのプログラム命令
がシーケンシャルに進行する二つ以上の内部命令へ分割
されるからである。実行レジスタ３０１への格納は待機
信号３０６がクリアされた時にのみ生じ、この命令が未
終了の命令の結果を要求しないことを示す。宛て先信号
１５０が書き込まれると、リザーブ信号３０７も指定さ
れ、これによって衝突ユニット３０５は結果が引き続き
書き込まれることを知る。宛て先信号１５０をソースオ
ペランドアドレスとして使用する命令はこれを分離サイ
クルで読み取らねばならない。これに関しては後に記述
する。

【００４０】ソースオペランドが読み出されると同時
に、現在命令の長さを加算器３１０によってそれに加算
することによって命令ポインタ２３０が更新されて次の
シーケンシャル命令を指す。これはＩＰマルチプレクサ
３１１を介して経路指定され、ラッチＩＰ信号２３１に
よって格納される。命令ポインタ値がイネーブルＩＰ２
３２を指定することによってソース２値として使用され
た時、ゼロ信号３１２は引き続く命令のアドレスが加算
器３１０から送られるか又はゼロユニットから値０が送
られるかを制御する。これは分岐に使用される。

【００４１】実行レジスタ３０１からのソース１の値３
１３及びソース２の値３１４はＡＬＵ５１へ送られ、こ
れらの値は演算コード信号５５に従って処理される。Ａ
ＬＵ５１は条件信号５６を生成し、これは、幾つかの命
令の間、制御ユニット５０によって使用される。ＡＬＵ
５１の出力は、ラッチＭＲ信号３１６を用いることによ
って、宛て先信号３１５及び実行レジスタ３０１からの
演算コード５５と共にメモリレジスタ３０２内に格納さ
れる。

【００４２】メモリレジスタ３０２に内に保持された一
時（テンポラリ）結果３１７は演算コード信号３２５と
共にメモリアクセスユニット３０３へ送られる。これら
はメモリの読み出し又は書き込みが要求されるか否を決
定する。どちらでもない場合、テンポラリ値３１７が変
更されずにそのまま信号３１８として書き込みレジスタ
３０４へ送られる。読み出しが要求された場合、読み出
し信号３１９が指定され、テンポラリ値３１７はアドレ
ス信号２４０へ送られる。制御ユニット５０はメモリ読
み出しを実行し、リターンされたデータは結果信号３１
８へ送られる。メモリ書き込みが要求された場合、テン
ポラリ値３１７は再びアドレス信号２４０へ送られる。
実行レジスタ３０１からの値信号３１３はデータバス６
４へ送られる。書き込み信号３２０が指定され、制御信
号５０はメモリ書き込みを実行する。従って、実行ジレ
スタ３０１が格納する値を保持しなければならない時に
はメモリレジスタ３０２が書き込むためのアドレスを保
持するので、メモリ書き込みは２段のパイプラインを使
用する。

【００４３】メモリアクセスユニット３０３の出力は、
宛て先信号３２１及びメモリレジスタからの演算信号３
０８と共にラッチＷＲ信号３２２により書き込みレジス
タ３０４内に格納される。このユニットからの演算信号
３２３は制御ユニット５０へ送られ、この制御ユニット
５０は結果が格納される場合はラッチＤＲ信号１８４を
指定する。書き込みレジスタ３０４からの宛て先信号３
２４は書き込み用のレジスタ又はパイプ場所を含み、格
納する値は結果バス５４へ送られる。この格納はまた、
命令が終了したことを決定することができるように衝突
ユニット３０５へ送られる。結果バス５４は命令ポイン
タ２３０及びフェッチャ６０内に格納されることがで
き、分岐の実行をイネーブルとする。

【００４４】アドレスマルチプレクサ２４２は制御ユニ
ット５０からフェッチ制御信号２５１によって制御さ
れ、これによってメモリがフェッチャ６０又はメモリア
クセスアドレス内の値からアドレスされる。

【００４５】フェッチャ６０に対するラッチ入力１００
は、メモリからの読み出しがメモリからの他の命令ワー
ドをフェッチするように要求された時に共にイネーブル
とされる制御ユニットからの信号２５１及び２５５をそ
の入力として有するＡＮＤゲート２６０から導出され
る。

【００４６】使用上、制御ユニット５０からの全ての制
御出力は最初に逆指定される。フェッチャ６０からのＭ
ｏｒｅ出力１０７は他の命令ワードがメモリ４１から必
要とされることを示す場合、読み出し動作は他のワード
をフェッチャ６０へロードするために実行される。プロ
セッサが新しい命令シーケンスへ分岐した場合、調整出
力９６は位置合わせが必要か否かを示すために提供され
る。位置合わせが必要な場合、命令ワードに対する他の
メモリ読み出しが必要されることもある。Ｍｏｒｅ出力
１０７は命令ワードに対する他のメモリ読み出しが必要
な場合にそれを指示する。位置合わせの後で、命令は命
令レジスタ６２へロードされ、ユニット６３によって拡
張され、対応するソース又は定数値はソース１バス５２
又はソース２バス５３へ供給され、次いで対応する演算
が制御ユニット５０からのコマンド信号２６１下でＡＬ
Ｕ５１によって実行される。

【００４７】プロセッサは算術演算命令を実行すること
ができる。これらは一つ又は二つのソースオペランド及
び単一宛て先オペランドを有する。全てが、パイプ１７
１、レジスタファイル１７０又は定数信号１６４からひ
き出され、拡張ユニット６３からの出力信号によって指
定される。いくつかの演算は単一ソースオペランドを有
するにすぎず、この場合、ソース２バス５３上の値は無
視され、線１８６上のイネーブル信号は指定されない。
ソースオペランドは宛て先アドレス及び演算コードと共
に実行レジスタ３０１内に保持される。ＡＬＵ５１はメ
モリレジスタ内に格納される結果を生成する。メモリア
クセスユニット３０３は、結果が変更されずに書き込み
レジスタ３０４へ渡されるようにこれらの命令に対して
演算を行わない。

【００４８】プロセッサは３２ビットの値をメモリへ書
き込み又はメモリから読み出すメモリ命令を実行しても
よい。読み出しと書き込みの両方に対して、二つのソー
スオペランドが算術演算命令によって実行レジスタ３０
１内に格納される。ＡＬＵ５１はこれらの二つの値をア
クセスするアドレスを発生するために加算し、このアド
レスがメモリレジスタ３０２内に格納される。メモリの
読み出しの際には、このアドレスはメモリアクセスユニ
ット３０３によって読み出され、その値は、書き込みレ
ジスタ３０４へ格納される。メモリ書き込みは三つのソ
ースオペランドが要求されるので、もっと複雑である。
書き込むためのアドレスを指定する二つのソースオペラ
ンドが実行レジスタ３０１内に格納されると、使用宛て
先信号２４９が指定され、これによって、宛て先信号１
５０がソース１バス５２へ送られる他のソースオペラン
ドにアクセスする。この他のオペランドが、計算された
アドレスがメモリレジスタ３０２内に格納された時、実
行レジスタ３０１へ格納され得る。ここから、このオペ
ランドはメモリアクセスユニット３０３の値の入力へ送
られる。

【００４９】分岐命令を実行するにあたって、プロセッ
サはプログラムの異なる部分が実行されるように命令レ
ジスタ２３０内に保持された命令ポインタを変更するこ
とができる。通常、命令ポインタは次のシーケンシャル
命令を指し示すためにユニット１２７からの長さ信号に
よってインクリメントされる。無条件分岐において、命
令ポインタは常に新しい値に変化する。条件分岐に対し
て命令ポインタが更新されるように条件が指定される。
次のシーケンシャルな命令のアドレスがレジスタファイ
ル１７０又はパイプ１７１内にセーブされる場合には手
順呼び出しが実行されてもよい。

【００５０】プロセッサの動作において、命令ごとの実
行シーケンスはパイプライン方式演算として実行され
る。これは図９に示されている。パイプラインの第１段
において、フェッチ動作は、新しいワードがフェッチャ
６０内にフェッチされ、位置合わせされ、命令レジスタ
６２内にロードされ、拡張ユニット６３によって拡張さ
れた時に実行される。第２段は、命令が実行される演算
を指示するように解読されると共に演算に使用されるべ
きアドレス又は値を識別する解読動作である。適正なデ
ータ線がプロサッセ内でイネーブルとされる。第３段で
は実行が行われる。これは命令の複雑さによって要する
時間が多少変化する。第４段はメモリアクセスを含む。
最後に、実行シーケンスは必要ならば命令の結果を関連
する宛て先レジスタへ書き込むことを含む。各段は命令
に対する全体的な実行シーケンスに要する時間の一部に
対してアクティブであるにすぎない。一旦段が一つの命
令に対して使い果たされると、直ぐに次のシーケンシャ
ルな命令へ進行することが所望される。これはプロセッ
サの演算のパイプライン化によって達成される。実行に
おける段ごとに常に一つの命令が存在している。幾つか
のケースにおいては次の命令にすぐ進むことは可能では
ない。例えば、分岐命令は適正な命令ポインタが決定さ
れるように終了しなければはらない。同様に、先行命令
の結果を要求する命令は、この命令が終了するまで、待
機しなければならない場合もある。これらの命令は解読
段で検出され、要求された値が入手できるまでその位置
に保持されなければならない。従って、段があらゆる動
作を実行していない所謂バブルがパイプライン内に発生
することになる。

【００５１】パイプライン動作において発生するこのよ
うなバブルを減少するため、命令ストリングをインター
リーブすることは適切であり、これにより、従属命令が
第１のストリング内の先行命令の実行の結果を要求する
第１のストリング内に発生した時に第１のストリングに
依存しない第２のストリングの少なくとも一つ以上の命
令が、従属命令と結果が要求される先行命令との間に挿
入される。

【００５２】例えば、以下の計算がプログラムシーケン
スに必要とされると仮定する。 Ｒａ＝（Ｒａ＋Ｒｂ）×（Ｒｃ−Ｒｄ） Ｒｅ＝（Ｒｅ＋Ｒｆ）×（Ｒｑ−Ｒｈ） これを実行する命令シーケンスは、 命令１、２及び５は第１の計算を実行し、命令３、４及
び６は第２の計算を実行する。

【００５３】上記の表における命令のシーケンスは命令
の二つのストリングをインターリーブしている。第１の
ストリングは、命令１、２及び５からなり、この命令５
は、この命令が実行される前の命令１及び命令２の両方
の結果を要求する従属命令である。命令の第２のストリ
ングは命令３、４及び６によって形成され、この命令６
は命令３及び命令４の実行の結果を要求する第２のスト
リング内の従属命令である。この例においては、二つの
命令ストリングが上記の表に示された数値のシーケンス
へインターリーブされる。これが図１０に示された結果
を生成する。この図は、上記の表に示された６個の命令
のシーケンスをパイプライン内で実行する１１サイクル
の演算を示す。サイクル０の間、第１の命令がフェッチ
される。サイクル１の間、第２の命令がフェッチされ、
第１の命令が解読される。サイクル２の間、第３の命令
がフェッチされ、第２の命令が解読され、第１の命令が
実行される。サイクル３の間、第４の命令がフェッチさ
れ、第３の命令が解読され、第２の命令が実行され、第
１の命令がメモリアクセス内で使用されてもよい。サイ
クル４の間、第５の命令がフェッチされ、第４の命令が
解読され、第３の命令が実行され、第２の命令がメモリ
アクセス内で使用され、第１の命令の結果がデータ格納
へ書き込まれる。上記の表において、これはレジスタＲ
２と指定される。サイクル５においては、命令６がフェ
ッチされ、命令５は解読され、命令４が実行され、命令
３がメモリアクセスへ使用され、命令２の結果が表にお
いてＲ１と指定されるデータ格納へ書き込まれる。サイ
クル６の間、新しい命令ストリングが今や開始されよう
としているので、これらのストリングの他の命令がもう
フェッチされることはない。命令６は解読され、命令５
が実行される。命令５は従属命令であるが、このサイク
ルによって先行命令１及び２の結果が既にデータ格納場
所へ書き込まれ、結果的に命令５はバブルを全く発生せ
ずに実行されることができる。命令４はメモリアクセス
内で使用され、命令３の結果は上記表においてレジスタ
Ｒ４と指定されたデータ格納へ書き込まれる。サイクル
７の間、解読回路は、命令６が未だ入手できない命令３
及び命令４の結果を要求する従属命令であることを検出
するので、命令６は解読段に留まっていなければならな
い。この結果、サイクル７の実行段でバブルが発生する
が、命令５はメモリアクセスへ使用され、命令４の結果
が上記表でレジスタＲ３と指定されたデータ格納へ書き
込まれる。サイクル８の間、先行命令３及び４の結果が
今や入手可能であるので、命令６は実行段へ進行するこ
とができる。サイクル８の間、バブルはメモリアクセス
内で生じるが、命令５の結果は今や上記表においてレジ
スタＲａと指定されたデータ格納へ書き込まれる。サイ
クル９の間、命令６はメモリアクセス段へ進行し、書き
込み段において変更がないのでバブルが発生する。サイ
クル１０の間、メモリ６の結果が上記表においてレジス
タＲｅと指定されたデータ格納へ書き込まれる。

【００５４】従って上記表に示された６個の命令のシー
ケンスは、図１０の三つのバブルを発生するだけで終了
する。本発明に従って命令がインターリーブされなかっ
た場合の結果は図１２に示されている通りである。この
図は、上記の表の命令１、２及び５からなる第１の命令
ストリングが最初に順に実行され、命令２、３及び６か
らなる第２の命令ストリングがそれに続いて順に実行さ
れる場合の位置を示す。図１０から、命令５が命令２の
後でフェッチされた場合、この命令は三つのサイクルに
対する解読段で保持されることによって、命令１及び２
の結果がサイクル６まで入手することができないので、
サイクル４及び５の間の実行段において二つのバブルが
生じることがわかる。同様に、命令６が命令４の後に続
く時、命令３及び４の結果が入手可能である場合は命令
６がサイクル１１まで実行段へ進行することができない
ので、この命令は三つのサイクル８、９及び１０に対す
る解読段で保持される。これにより、図１０の表の３個
に比べて図１２の表においては１２個のバブルが発生す
る。さらに、これは、図１０に示されたインターリーブ
状況における１１サイクルの演算ではなく、１４サイク
ルのパイプライン方式のプロセッサ演算が６個の命令を
実行することを要求した。

【００５５】上記の表は命令の結果を順に書き込むため
に分離アドレス可能なレジスタを指定したが、本発明は
上記の命令ストリングを実行した結果をＦＩＦＯベース
で複数の値を同時に保持するように構成された多値デー
タ格納へ書き込む。本発明の例においてはこれはパイプ
１７１によって用意される。命令１、２、３、４、５及
び６の実行の結果が順に生成されるので、これらの結果
がＦＩＦＯデータ格納へ同じ順序で書き込まれ、結果的
に初期の（早い）命令の結果を後の従属命令によって使
用するために同じ順序でデータ格納から得ることができ
ることは理解されよう。これは図１２（ａ）乃至（ｇ）
の順序で図示されている。これらの図は図１０に示され
たチャートのサイクル４乃至１０の間パイプ１７１内の
データにおける循環変更を示す。サイクル４の間、命令
１の結果はパイプ内の場所０を占める。次のサイクル５
において、命令１の結果は場所０に残り、命令２の結果
は場所１へ書き込まれる。サイクル６の間、命令３の結
果は場所２へ書き込まれるが、命令５の実行によって場
所０と１内に格納された値が除去される。サイクル７の
間、命令３の結果は場所２内に残り、命令４の結果は場
所３へ書き込まれる。サイクル８の間、命令５の結果は
命令０へ書き込まれ、命令６の実行によって、命令５は
場所２及び３内に保持された命令３及び４の結果を除去
する。サイクル９において、書き込み段においてバブル
が発生し、これによりパイプ内に保持されているデータ
は全く変わらない。サイクル１０の間、命令６の結果は
パイプ内の場所１へ書き込まれるが、このパイプはまだ
命令５の結果を場所ゼロ内に保持している。

【００５６】パイプ１７１が上記の表の６個の命令に対
して指定された宛て先レジスタが全てこのパイプ１７１
の共通のアドレスになるように明示的にアドレスされた
データ格納であり、そして、この場合、パイプ１７１か
ら又はパイプ１７１への循環書き込み及び読み取りは、
データを図１２（ａ）乃至（ｇ）に示されたパイプ場所
へ書き込み、このデータをそこから除去するように実行
されることが理解されよう。上記の表の二つのインター
リーブされた命令ストリングを達成するためのコード化
はこの明細書に後述されており、分離した明示的にアド
レスされたレジスタの使用は２４バイトを必要とする
が、コード化は１６バイトで達成できることが理解され
よう。暗黙パイプ１７１を使用する場合、図７に示され
たセレクタは、図１２（ａ）乃至（ｇ）に示されたパイ
プへのデータの循環書き込み及びこのパイプからのデー
タの除去を達成するため、上記のパイプラインの実行及
び書き込み段を用いて、実行のためにパイプからデータ
を取らせ、実行後に結果をパイプ内に挿入させる。

【００５７】他の実施例において、パイプへのデータの
入力のために格納場所の循環的選択を提供するようにカ
ウンタを用いる代わりにＦＩＦＯバッファが使用され、
この場合、新しいデータがバッファ内にプットされるの
で、既にバッファ内にあるデータがバッファ内の新しい
場所へ進む。このような場合、ＦＩＦＯバッファからソ
ース１及びソース２のバスへデータを読み取るために出
力セレクタを動作するために単一カウンタが使用され
る。次いで、この出力は、最長時間データを保持した場
所に対応するバッファ内の場所から取り出される。

【００５８】上記例に使用され得る命令セットが以下に
示される。

【００５９】

【表２】

【００６０】これらのオペランドには記述型ネームが与
えられる。幾つかの命令は三つ未満のオペランドを有
し、これらは結果的に省略されたオペランドに対するブ
ランクを有する。これらの省略されたオペランドには特
別な値が与えられ、それらが圧縮された命令における省
略に適していることを認めることが理解されよう。命令
に対して選択された非圧縮命令フォーマット（フォーマ
ット１２乃至１５）はプログラマによって選択されたオ
ペランドに依存する。例えば、Move（移動せよ）命令
は、Result（結果）オペランドに対してレジスタ又はパ
イプを選択することができ、及びValue （値）オペラン
ドに対してレジスタ、パイプ又は定数値を選択すること
ができる。この値が定数でない場合、フォーマット１２
が使用され得る。Resultアドレスはフィールド２内で保
持され、特別の値はフィールド３内に埋め込まれ、Valu
e アドレスはフィールド４内にプットされる。Value オ
ペランドが定数である場合、フォーマット１３及び１４
が定数の長さに従って使用され得る。Value オペランド
が定数であり、Resultオペランドがパイプである場合、
フォーマット１３及び１４の他に、フォーマット１５が
使用され得る。非圧縮フォーマットが一旦選択される
と、それは図２で可能とされたように圧縮されることが
できる。同様の方法が他の命令にも使用され得る。

【００６１】オペランド２及びオペランド３によって指
定された値は、ソース２バス５３とソース１バス５２の
それぞれへプットされる。命令はその機能を実行する。
最終的に、一つあれば、Resultバス５４はResultオペラ
ンドによって指定された場所に格納される。

【００６２】これらの命令の意味が以下に示される。 Move（移動せよ）：ソース１バス５２の値がResultバス
５４に複写される。 Add （加算せよ）：ソース１バス５２の値がソース２バ
ス５３の値へ加算され、その結果がResultバス５４へプ
ットされる。 Subtract（減算せよ）：ソース１バス５２の値からソー
ス２バす５３の値が減算され、その結果がResultバス５
４にプットされる。 Multiply（乗算せよ）：ソース１バス５２の値がソース
２バス５３の値で乗算され、その結果がResultバス５４
にプットされる。 Divide（除算せよ）：ソース１バス５２の値がソース２
バス５３の値で除算され、その結果がResultバス５４へ
プットされる。 Load Vector （ベクトルをロードせよ）：ソース２バス
５３上の値がソース１バス５２上のスケーリングされた
値へ加算され、その結果がResultバス５４へプットされ
る。これがテンポラリ・レジスタ（Temporary Registe
r）２４０に格納される。次いでメモリ読み出し動作が
生じ、メモリの値がソース１バス５３へプットされる。
ＡＬＵ５１はこの値を変更せずにResultバス５４へ送
る。 Store Vector（ベクトルを格納せよ）:ソース２バス５
３の値がソース１バス５２のスケーリングされた値へ加
算され、この結果がResultバス５４へプットされる。こ
れがテンポラリ・レジスタ２４０へ格納される。オペラ
ンド１によってアドレスされた値がソース１バス５２へ
運ばれ、ＡＬＵ５１はこの値を変更せずにResultバス５
４へ送る。メモリ書き込み動作が発生して、Resultバス
５４の値をメモリに格納する。 Jump（飛越せ）:命令ポインタ２３０はソース２バス５
３へプットされる。オペランド３が定数であれば、ＡＬ
Ｕ５１は加算を実行するようにセットされ、そうでない
場合は、ソース１の値を変更せずに送るようにセットさ
れる。ここでResultバス５４は飛越しターゲット値を保
持する。これがフェッチャ６０へ書き込まれ、このフェ
ッチャ６０は命令の新しいシーケンスのフェッチを開始
するように命令される。 Jump Not Zero （ゼロでなければ飛越せ）：オペランド
１によってアドレスされた値はソース１バスに運ばれ、
ＡＬＵ５１からの状態信号５６がソース１の値がゼロか
否かを見るためにチェックされる。その値がゼロの場
合、これ以上の動作が行われず、次のシーケンシャルな
命令が実行される。値がゼロでない場合、Jump（飛越
せ）命令と同じ動作が発生する。 Call（呼び出せ）：命令ポインタ２３０がソース２バス
５３に運ばれ、ＡＬＵ５１がこのポインタ２３０をResu
ltバス５４へ送るようにセットされる。Resultバス５４
の値はオペランド１のアドレスによって指定された場所
に格納される。続いてJump命令と同じ動作が発生する。 Equal To（に等しい）：ソース１バス５２の値がソース
２バス５３の値と比較される。値が等しい場合、値１が
Resultバス５４へ運ばれ、そうでない場合、値０がResu
ltバス５４へプットされる。 Greater Than（より大きい）：ソース１バス５２の値が
ソース２バス５３の値と比較される。ソース２がソース
１より大きい場合、値１がResultバス５４へ運ばれ、そ
うでない場合、値０がResultバス５４へプットされる。 And （論理積）：ソース１バス５２の値がソース２バス
５３の値とＡＮＤ演算され、その結果がResultバス５４
へプットされる。 Or（論理和）：ソース１バス５２の値がソース２バス５
３の値とＯＲ演算され、その結果がResultバス５４へプ
ットされる。 Exclusive Or（排他的論理和）：ソース１バス５２の値
がソース２バス５３の値と排他的ＯＲ演算され、その結
果がResultバス５４へプットされる。 Shift Left（左へシフトせよ）：ソース１バス５２の値
がソース２バス５３の値だけ左へ（最上位エンドまで）
シフトされ、その結果がResultバス５４へプットされ
る。 Shift Right （右へシフトせよ）：ソース１バス５２の
値がソース２バス５３の値だけ右へ（最下位エンドま
で）シフトされ、その結果がResultバス５４へプットさ
れる。

【００６３】この例に従って使用された命令は、これら
が１、２、３、又は４バイトの長さを有することができ
るように圧縮されることが理解されよう。これらの圧縮
された命令の使用によってより高いコード密度が提供さ
れ、図１に示されたタイプの従来の技術の命令のセット
との比較が以下の例において説明されており、表題「従
来の技術」は図１に示したタイプの命令に係り、「本発
明の実施例」は上記の例を説明している。Ａ^(*) は命令
の選択されたフィールド内のアドレスの省略を指定する
ために使用され、従って暗黙パイプ１７１の使用を示
す。

【００６４】

【表３】

【００６５】

【表４】

【００６６】

【表５】

【００６７】

【表６】

【００６８】

【表７】

【００６９】

【表８】

【００７０】本発明は上記の例の細部にわたって限定さ
れない。図８は図６及び図７を代替する他の構成を示
す。この他の例において、拡張ユニット６３は、ソース
及び宛て先アドレスを提供するように構成されており、
先入れ先出しをベースにしてこれらが動作し且つパイプ
１７１の代わりにレジスタファイル場所の内のいくつか
を使用することができるように循環的である。図６及び
図７に既に記述された構成要素と同様の図８における構
成素子が同じ参照番号で示され、これらの機能について
ここでは改めて反復しない。この場合、イン・ポインタ
１９６とアウト・ポインタ２１１はＮ乃至Ｎ＋Ｍ−１ま
での数を両端を含み保持することができるラッチであ
る。これらは分離パイプ１７１への要求条件を置き換え
るために循環バッファとして使用され得るレジスタファ
イル１７０内のレジスタ数である。このようにレジスタ
ファイル１７０上のソース及び宛て先セレクタは通常に
アドレスすることによってレジスタの内のいくつかを選
択することができ、他のレジスタは回帰循環バッファベ
ースでアクセスされる。ルータ１３２からの出力１４
０、１４１、及び１４５はそれぞれマルチプレクサ２６
６、２６７、及び２６８へ提供される。マルチプレクサ
２６８はソース１の出力信号１５２を提供するように構
成される。マルチプレクサ２６７はソース２に対して出
力信号を提供し、マルチプレクサ２６６はその出力とし
て宛て先アドレスを有する他のマルチプレクサ２７０へ
出力を提供する。出力信号１４０、１４１、及び１４５
の各々はルータ１３２からのオペランドごとにレジスタ
数を比較しそしてパイプを示す特別のレジスタ数と整合
する場合、信号を指定する同様のコンパレータ回路２７
１へ送られる。この特別のレジスタ数はこれらが直接ア
クセスされる必要がないので循環バッファを構成するＭ
個のレジスタのいづれかであるように定義される。コン
パレータ２７１の出力はイネーブル暗黙回路１４７から
の信号を第２の入力として有するＯＲゲート２７２へそ
れぞれ送られる。マルチプレクサ２６８はアウト・ポイ
ンタ２１１から第２の入力を有する。マルチプレクサ２
６７はポインタ２１１の出力又はそのポイント値に対し
て増分１を受け取るように構成されたマルチプレクサ２
７４から第２の入力を有する。同様にマルチプレクサ２
６６はマルチプレクサ２７４からの出力又はその値の増
分１を受け取るマルチプレクサ２７５から入力を受け取
る。

【００７１】ポインタ２１１への入力アドレスはその入
力としてマルチプレクサ２７５の出力又はその出力値の
増分１を有するマルチプレクサ２７６から導出される。
ＯＲゲート２７２は使用済オペランド回路２８１から第
２の入力を受け取るように構成されたそれぞれのＡＮＤ
ゲート２８０へ第１の出力を提供するように構成されて
いる。使用済オペランド２８１は演算コード信号１３１
並びに長さ及びタイプの信号１２０及び１２２の入力を
受け取る。回路２８１からの出力は三つのオペランドの
うちのどれがソースであり、どれが宛て先であるかを示
す。この出力はＡＮＤゲート２８０へ送られて、これら
のマルチプレクサ２６８、２６７、及び２６６の適切な
選択を可能とする。使用済オペランド回路２８１からの
他の出力２８３がＯＲゲート２７２からの第２の入力を
受け取る他のＡＮＤゲート２８４へ送られる。これはマ
ルチプレクサ２７０が宛て先出力がイン・ポインタ１９
６又はマルチプレクサ２６６から導出されるのを可能に
するように制御する。値Ｎ＋Ｍ−１が与えられる場合
に、結果がＮとなるように「１を加算せよ（Add on
e）」ユニットの各々が入力信号のモジュロ加算を実行
する。Ｄｏｎｅ（終了）信号２１２は命令の実行が終了
した時これらのポインタを更新するようにアウト・ポイ
ンタ２１１及びイン・ポインタ１９６のラッチングを制
御する。ＡＮＤゲート１９３は、ＡＮＤゲート２８４に
よって示されるように、値がパイプから読み取られた時
のイン・ポインタ１９６の更新を可能にするにすぎな
い。従って、レジスタファイル内の選択されたレジスタ
は先入れ先出しの複数の値のデータ格納として動作する
ために循環バッファとして使用されてもよいし、これは
長さ及びタイプの信号１２０及び１２２がソース又は宛
て先アドレスが圧縮命令において省略されたことを示す
時にもイネーブル暗黙回路１４７の使用により実行され
得る。

【００７２】図２に関して記述された例において、あら
ゆる省略されたフィールドはパイプ１７１によって提供
された暗黙格納を表すと考えられる。このように、圧縮
された命令が拡張された時、省略されたフィールドはパ
イプ１７１のアドレスを示す値によって置換される。し
かしながら、他の実施例において、省略されたフィール
ドは包含されたフィールドの内の一つとして同じ値を取
ると考えることができる。命令フォーマットにおいて使
用された長さ及びタイプのインジケータは、包含された
フィールドの内の指定されたフィールドと同じ出力値を
そのフィールドに対して提供するように、包含されたフ
ィールドの内の一つの値が命令の拡張内で反復されるこ
とを示す。命令フォーマットは、包含されたフィールド
の内のどのフィールドがその値を反復させ、また省略さ
れたフィールドの内のどのフィールドがこの反復された
値を取るかを示すために、長さ及びタイプインジケー
タ、及びできれば命令フォーマットのＰＡＤセクション
におけるビット値を使用することができる。図２におい
て、フォーマット６乃至１１はどれでも、十分なビット
を演算コード拡張位置で有している（ビット数は２２又
は３２個）ので、拡張ユニットが包含されたフィールド
の内の一つの値を省略されたフィールドへ複写すべきで
あることを示すことができる。

【００７３】

【発明の効果】本発明は高速パイプライン方式演算をイ
ネーブルとするコンピュータシステム及びコンピュータ
システム演算方法を提供する。

【図面の簡単な説明】

【図１】従来の技術の命令のフォーマットを示す図であ
る。

【図２】本発明によって使用するための多様な命令フォ
ーマットを示す図である。

【図３】本発明によるコンピュータシステムのブロック
図である。

【図４】本発明によるコンピュータシステムのブロック
図である。

【図５】図３及び図４に示された命令フェッチャの一部
をより詳細に示す図である。

【図６】図３及び図４に示された命令拡張ユニットをよ
り詳細に示す図である。

【図７】図３及び図４のパイプユニットをより詳細に示
す図である。

【図８】図６の回路の改良された構成を示す図である。

【図９】図３及び図４に示された装置のパイプライン方
式演算を示す図である。

【図１０】本発明による図９のパイプラインの演算サイ
クルのシーケンスを示す図である。

【図１１】他のパイプラインの演算サイクルのシーケン
スを示す図である。

【図１２】（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）及び（ｇ）は、図１０のサイクル４乃至１０に対
するパイプ内のデータ格納を示す図である。

【符号の説明】

３１８ 結果信号 ３１９ 読み出し信号 ３２０ 書き込み信号 ３２３ 演算信号 ３２５ 演算コード信号 ３２１ 宛て先信号 ３２２ ラッチＷＲ信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドリュー クレイグ スタージェス イギリス国 ＢＳ６ ５ＨＰ ブリストル モントペリィアー ウェリントン アベ ニュ ３ (72)発明者 ネイサン マッキンゼー サイドウェル イギリス国 ＢＳ２ ９ＵＤ ブリストル セントワーバーフス クリーブ ストリ ート 21

Claims (15)

【特許請求の範囲】
1. 【請求項１】 命令が複数格納パイプライン方式演算に
   おいてそれぞれ実行されるコンピュータシステムの動作
   方法であって、 前記命令が、当該ストリング内の先行命令の実行の結果
   を要求する少なくとも一つの従属命令を含む第１の命令
   ストリング、及び前記第１のストリング内の命令の実行
   の結果に依存しない第２の命令ストリングを備え、 前記パイプライン方式演算の連続命令に対する連続段を
   前記パイプライン内の複数の命令と同時に実行するステ
   ップと、 命令実行のシーケンシャルな結果を先入れ先出しベース
   で一つ以上の結果を同時に保持するように構成されたデ
   ータ格納へ書き込むステップと、 前記第２の命令ストリングの実行を前記第１の命令スト
   リングとインターリーブすることによって、前記第２の
   ストリングの少なくとも一つの命令を前記従属命令と前
   記パイプライン方式演算における前記第１のストリング
   の前記先行命令の間に挿入するステップと、 を備え、 前記従属命令の実行が前記先行命令の実行の結果から取
   られた値を前記データ格納から得ることを含む、 コンピュータシステム動作方法。
2. 【請求項２】 コンピュータ命令のシーケンスを実行す
   る方法であって、 前記命令の各々が各命令の実行及び実行結果の書き込み
   を含む一つの多段パイプライン方式演算においてシーケ
   ンシャルに処理され、 前記シーケンスが当該ストリング内の先行命令の実行の
   結果を要求する少なくとも一つの従属命令を含む前記第
   １の命令ストリング、及び前記第１のストリング内の命
   令の実行の結果に依存しない第２の命令ストリングを含
   み、前記第１及び前記第２の命令ストリングが前記パイ
   プライン方式演算においてインターリーブされ、これに
   よって前記演算が初期の命令の終了前に各連続命令にお
   いて開始され、前記第２のストリングの少なくとも一つ
   の命令が前記従属命令とパイプライン演算における前記
   第１のストリングの前記先行命令との間に挿入され、 前記書き込みが、複数の結果を、一つ以上の結果を先入
   れ先出しベースで同時に保持するように構成されたデー
   タ格納へロードすることを備え、 前記従属命令の実行が、前記先行命令の実行の結果から
   取られた値を前記データ格納から得ることを含む、 コンピュータ命令シーケンス実行方法。
3. 【請求項３】 前記第１及び前記第２の命令ストリング
   の各々が、同じストリング内の先行命令の実行の結果を
   要求する少なくとも一つの従属命令を含み、前記第１及
   び前記第２のストリングが他のストリングの命令が前記
   従属命令の実行と各ストリング内の先行命令の間に挿入
   されるようにインターリーブされ、これによって同じス
   トリング内の前記従属命令の実行の前記各ストリングに
   対する前記先行命令の結果を前記データ格納内に提供す
   る請求項１又は２に記載の方法。
4. 【請求項４】 前記第１及び前記第２のストリングにお
   ける命令が、前記先行命令の実行の結果が同じストリン
   グの前記従属命令の実行と同時に前記データ格納から出
   力されるようにインターリーブされる請求項１乃至３の
   いずれか一つに記載の方法。
5. 【請求項５】 一つの命令の実行に対して要求されるデ
   ータが、異なる命令の実行の結果を前記データ格納へ書
   き込むのと同時に、前記データから除去される請求項１
   乃至４のいずれか一つの記載の方法。
6. 【請求項６】 前記データ格納が前記又は各命令内でア
   ドレスの識別を必要としない暗黙格納場所を備える請求
   項１乃至５のいずれか一つに記載の方法。
7. 【請求項７】 前記暗黙格納場所が先入れ先出しバッフ
   ァを備える請求項６に記載の方法。
8. 【請求項８】 前記命令シーケンス内の少なくとも一つ
   の命令がデータ格納に対するアドレス識別を全く含んで
   おらず、前記コンピュータシステム内の論理回路が前記
   少なくとも一つの命令へ応答して前記暗黙格納場所へア
   クセスする請求項６又は７に記載の方法。
9. 【請求項９】 前記暗黙格納場所が命令の実行に用いる
   データのソースを提供するように構成されている請求項
   ８に記載の方法。
10. 【請求項１０】 前記データ格納が複数のレジスタによ
    って提供され、前記複数のレジスタが前記データ格納場
    所へ先入れ先出しベースでアクセスするように一連続の
    命令の実行の間にシーケンシャルにアドレスされる請求
    項１乃至９のいずれか一つに記載の方法。
11. 【請求項１１】 複数の命令を格納するメモリ、及び前
    記メモリに接続され、前記メモリから命令を受け取ると
    共にこれらの命令をシーケンスで実行する処理回路を備
    えるコンピュータシステムであって、 前記処理回路が、解読回路、実行回路、及び前記処理回
    路によって実行される連続命令の結果を書き込む書き込
    み回路を有する多段パイプライン方式回路と命令実行の
    一つ以上の結果を同時に保持するための先入れ先出しデ
    ータ格納を有しており、 前記データ格納が前記パイプライン方式回路に接続され
    て、連続命令実行の結果を受け取ると共に前記実行回路
    が使用するデータのソースを提供する、 コンピュータシステム。
12. 【請求項１２】 前記連続命令が前記命令シーケンスに
    おける先行命令の実行の終了前に前記パイプライン方式
    回路へ供給されると共に命令が前記実行及び書き込み回
    路へ同時に供給されるように前記パイプライン方式の回
    路の連続段を介して連続命令のフローを制御するフロー
    制御回路を有する請求項１１に記載のコンピュータシス
    テム。
13. 【請求項１３】 前記処理回路がデータ格納アドレス指
    定を有さない命令に応答して前記データ格納へアクセス
    するように構成された論理回路を含む請求項１０乃至１
    ２のいずれか一つに記載のコンピュータシステム。
14. 【請求項１４】 前記データ格納が先入れ先出しバッフ
    ァを備える請求項１１乃至１８のいずれか一つに記載の
    コンピュータシステム。
15. 【請求項１５】 前記データ格納が複数の分離アドレス
    可能なレジスタを備え、アドレッシング回路が一連続の
    命令が実行された時に先入れ先出しベースで動作するよ
    うに前記レジスタへシーケンシャルにアドレスするよう
    に提供された請求項１１乃至１３のいずれか一つに記載
    のコンピュータシステム。