JPH07239780A - １クロック可変長命令実行処理型命令読み込み電子計 算機 - Google Patents
１クロック可変長命令実行処理型命令読み込み電子計 算機Info
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- JPH07239780A JPH07239780A JP6181708A JP18170894A JPH07239780A JP H07239780 A JPH07239780 A JP H07239780A JP 6181708 A JP6181708 A JP 6181708A JP 18170894 A JP18170894 A JP 18170894A JP H07239780 A JPH07239780 A JP H07239780A
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- 238000012545 processing Methods 0.000 claims description 41
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Abstract
(57)【要約】
【目的】 命令記憶装置の効率的な使用を可能にし、且
つ１クロックで異なったサイズの命令の実行処理および
分岐処理を実現する命令読み込み装置を使って、命令を
単純化した２種類の基本命令とその機能を指定する属性
命令に分けて定義し、実際の命令の実行時に、余分なク
ロックを追加する事なく、基本命令と属性命令を組み合
わせて実行する事により、基本命令の多機能化をはか
り、旦つ処理性能を著しく高めた電子計算機。 【構成】 基本となる最小命令幅を越える命令記憶装置
と、最小命令幅を基本構成とする命令レジスターとマル
チプレクサー回路を組み合わせたシフトレジスター構造
からなる命令読み込み装置およびその制御装置と、演算
のビット幅、アドレッシング幅、ポストインクリメント
及びポストデクリメント等からなる機能指定の属性レジ
スターと、属性命令の解読装置から構成される。
つ１クロックで異なったサイズの命令の実行処理および
分岐処理を実現する命令読み込み装置を使って、命令を
単純化した２種類の基本命令とその機能を指定する属性
命令に分けて定義し、実際の命令の実行時に、余分なク
ロックを追加する事なく、基本命令と属性命令を組み合
わせて実行する事により、基本命令の多機能化をはか
り、旦つ処理性能を著しく高めた電子計算機。 【構成】 基本となる最小命令幅を越える命令記憶装置
と、最小命令幅を基本構成とする命令レジスターとマル
チプレクサー回路を組み合わせたシフトレジスター構造
からなる命令読み込み装置およびその制御装置と、演算
のビット幅、アドレッシング幅、ポストインクリメント
及びポストデクリメント等からなる機能指定の属性レジ
スターと、属性命令の解読装置から構成される。
Description
【０００１】
【産業上の利用分野】この発明はＣＩＳＣ型およびＲＩ
ＳＣ型電子計算機の命令の高速実行処理を可能にする命
令読み込み装置と高速分岐処理を可能にする先読み分岐
命令解読処理、上位命令から最下位レベルのマイクロコ
ード命令までを同一の命令記憶装置内に定義することを
可能とする装置、及び基本命令の多機能化を指定するレ
ジスターを使って基本命令の動作モードを指定する事
で、電子計算機の命令を効率よく定義し、かつ一時的に
その動作モードを変更する命令をゼロ時間で基本命令に
組み合わせて実行する事により、個々の命令の多機能化
と処理時間の高速化を可能にした装置に関するものであ
る。
ＳＣ型電子計算機の命令の高速実行処理を可能にする命
令読み込み装置と高速分岐処理を可能にする先読み分岐
命令解読処理、上位命令から最下位レベルのマイクロコ
ード命令までを同一の命令記憶装置内に定義することを
可能とする装置、及び基本命令の多機能化を指定するレ
ジスターを使って基本命令の動作モードを指定する事
で、電子計算機の命令を効率よく定義し、かつ一時的に
その動作モードを変更する命令をゼロ時間で基本命令に
組み合わせて実行する事により、個々の命令の多機能化
と処理時間の高速化を可能にした装置に関するものであ
る。
【０００２】
【従来の技術】従来の電子計算機は処理データ幅が８ビ
ツトの場合、命令幅も８ビット構成にする、或いはデー
タ幅が１６ビットだと命令幅も１６ビットにすることで
システム自体の合理性を追求した。しかしながら８ビッ
ト電子計算機の場合実際のアセンブラーコードでは１バ
イト命令というのはあまり使用されず、ほとんどが２バ
イトで、かなりの割合で３、４バイトの命令が使われ
る。この場合命令の定義効率から考えると８ビットによ
る命令定義ということで非常に良いが実行スピードは２
回、３回と命令を読み込む必要があるため遅くなる。こ
れに対し１６ビット或いは３２ビット電子計算機の場
合、処理スピードは命令長が大きくなって１ワードで基
本的な命令を定義することができるので高速化をはかる
ことが容易であるが、命令の定義効率を考えると８ビッ
トに比べビット数が大きいので落ちる。従って命令の定
義効率を落とさず処理スピードを上げるということは困
難であった。さらにＣＩＳＣ型電子計算機の場合、基本
的な命令処理は普通、数クロックかかるため、基本命令
とマイクロコード等の最下位レベルの命令を同一の記憶
領域で自由に使い分けることは殆ど実現不可能であっ
た。又、従来の電子計算機は処理データ幅が８ビットだ
と８ビットマイコン、１６ビットだと１６ビットマイコ
ンと言うように、基本とするビット処理幅の命令はある
が、１６ビットマイコンが８ビットの命令をも実行する
かどうかは、余分に命令を割り当てる必要があるという
設計上の理由から、アッパーバージョンの設計等の場合
を除いて、考慮されることが少なかった。また３２ビッ
トＲＩＳＣ型マイコンのような場合には８ビットあるい
は１６ビットの演算処理も命令に含むという思想は元
々、皆無である。こうしてビット幅が増えれば増えるほ
どレジスター等の資源の利用効率が悪くなり、例えば３
２ビットマシンの場合１０回のループ処理の為に４ギガ
のデータ処理が可能なレジスターを使うことになる。ビ
ット処理幅の増加とともに、アドレス指定範囲が広がっ
た場合にもハードウエアー資源の無駄が発生する。例え
ば、６４Ｋ番地迄の領域を４ギガのアドレス範囲で指定
するといった無駄が起こる。又、間接アドレス指定等の
ポインターのインクリメントやデクリメントは基本命令
に組み込むと非常に高速にデータを転送することができ
るが、インクリメントをする場合やデクリメントをする
場合等、またまた命令が増え、プログラムを作成する者
にとっては非常に面倒である。こうして処理ビット幅や
アドレス指定範囲が大きくなるにつれて電子計算機の内
部資源の使用効率は悪くなり、あたかも刀で髭をそるよ
うな場合が頻繁に発生した。
ツトの場合、命令幅も８ビット構成にする、或いはデー
タ幅が１６ビットだと命令幅も１６ビットにすることで
システム自体の合理性を追求した。しかしながら８ビッ
ト電子計算機の場合実際のアセンブラーコードでは１バ
イト命令というのはあまり使用されず、ほとんどが２バ
イトで、かなりの割合で３、４バイトの命令が使われ
る。この場合命令の定義効率から考えると８ビットによ
る命令定義ということで非常に良いが実行スピードは２
回、３回と命令を読み込む必要があるため遅くなる。こ
れに対し１６ビット或いは３２ビット電子計算機の場
合、処理スピードは命令長が大きくなって１ワードで基
本的な命令を定義することができるので高速化をはかる
ことが容易であるが、命令の定義効率を考えると８ビッ
トに比べビット数が大きいので落ちる。従って命令の定
義効率を落とさず処理スピードを上げるということは困
難であった。さらにＣＩＳＣ型電子計算機の場合、基本
的な命令処理は普通、数クロックかかるため、基本命令
とマイクロコード等の最下位レベルの命令を同一の記憶
領域で自由に使い分けることは殆ど実現不可能であっ
た。又、従来の電子計算機は処理データ幅が８ビットだ
と８ビットマイコン、１６ビットだと１６ビットマイコ
ンと言うように、基本とするビット処理幅の命令はある
が、１６ビットマイコンが８ビットの命令をも実行する
かどうかは、余分に命令を割り当てる必要があるという
設計上の理由から、アッパーバージョンの設計等の場合
を除いて、考慮されることが少なかった。また３２ビッ
トＲＩＳＣ型マイコンのような場合には８ビットあるい
は１６ビットの演算処理も命令に含むという思想は元
々、皆無である。こうしてビット幅が増えれば増えるほ
どレジスター等の資源の利用効率が悪くなり、例えば３
２ビットマシンの場合１０回のループ処理の為に４ギガ
のデータ処理が可能なレジスターを使うことになる。ビ
ット処理幅の増加とともに、アドレス指定範囲が広がっ
た場合にもハードウエアー資源の無駄が発生する。例え
ば、６４Ｋ番地迄の領域を４ギガのアドレス範囲で指定
するといった無駄が起こる。又、間接アドレス指定等の
ポインターのインクリメントやデクリメントは基本命令
に組み込むと非常に高速にデータを転送することができ
るが、インクリメントをする場合やデクリメントをする
場合等、またまた命令が増え、プログラムを作成する者
にとっては非常に面倒である。こうして処理ビット幅や
アドレス指定範囲が大きくなるにつれて電子計算機の内
部資源の使用効率は悪くなり、あたかも刀で髭をそるよ
うな場合が頻繁に発生した。
【０００３】
【発明が解決しようとする課題】本発明は基本命令幅を
原則として自由に且つなるべくビット数を少なく定義す
ることで８ビット電子計算機のように命令の定義効率を
上げて、且つ最長命令の読み込みの場合でもＲＩＳＣ型
電子計算機と同じように全ての命令を１クロックで読み
込み、実行処理をするのが目的である。本発明を使用す
ると今まで困難であった８ビット及び１６ビットの電子
計算機の実行処理スピードを３２ビット等のＲＩＳＣ型
電子計算機と同じように、連続して１クロックで読み込
み処理することができる。また命令の先読みを常に実行
することで分岐命令などを前処理し、分岐時においても
１クロックで次の命令に移ることができる。さらに、本
発明は、１６ビットや３２ビットの電子計算機で重要と
なる効率的な命令の定義を可能にすることにある。即
ち、３２ビット処理の場合においても８ビット、１６ビ
ットの処理を実行する命令を有し、８ビット、１６ビッ
ト、２４ビット、３２ビットのアドレス範囲を指定した
命令の定義を可能にする。又、間接アドレス指定時のポ
インターのインクリメントやデクリメントの設定ができ
る。これらの機能を１つ１つの命令の中に実現しようと
すると限りなく多くの命令が必要となるので、そういっ
た基本命令に対する動作モードを指定する命令（以下、
属性命令と呼ぶ）を分離して定義する。本発明ではこの
属性命令を基本命令を実行中に、ゼロ時間で追加、実行
することができる。即ち基本命令単体で命令を実行する
場合でも基本命令と属性命令を組み合わせて実行する場
合でも実行処理時間が同じである。又、属性命令を使わ
ない場合には、その動作モードを指定するレジスター
（以下、属性レジスターと呼ぶ）を使用することで命令
の機能を指定することができる。属性レジスターを設定
しながら基本命令を実行したり、一時的に属性機能を変
えて基本命令を実行したりすることができる。このよう
な方法を使って効率的な命令の定義、及び命令の多機能
化をはかり、同時に処理性能の向上を実現する事を目的
とする。
原則として自由に且つなるべくビット数を少なく定義す
ることで８ビット電子計算機のように命令の定義効率を
上げて、且つ最長命令の読み込みの場合でもＲＩＳＣ型
電子計算機と同じように全ての命令を１クロックで読み
込み、実行処理をするのが目的である。本発明を使用す
ると今まで困難であった８ビット及び１６ビットの電子
計算機の実行処理スピードを３２ビット等のＲＩＳＣ型
電子計算機と同じように、連続して１クロックで読み込
み処理することができる。また命令の先読みを常に実行
することで分岐命令などを前処理し、分岐時においても
１クロックで次の命令に移ることができる。さらに、本
発明は、１６ビットや３２ビットの電子計算機で重要と
なる効率的な命令の定義を可能にすることにある。即
ち、３２ビット処理の場合においても８ビット、１６ビ
ットの処理を実行する命令を有し、８ビット、１６ビッ
ト、２４ビット、３２ビットのアドレス範囲を指定した
命令の定義を可能にする。又、間接アドレス指定時のポ
インターのインクリメントやデクリメントの設定ができ
る。これらの機能を１つ１つの命令の中に実現しようと
すると限りなく多くの命令が必要となるので、そういっ
た基本命令に対する動作モードを指定する命令（以下、
属性命令と呼ぶ）を分離して定義する。本発明ではこの
属性命令を基本命令を実行中に、ゼロ時間で追加、実行
することができる。即ち基本命令単体で命令を実行する
場合でも基本命令と属性命令を組み合わせて実行する場
合でも実行処理時間が同じである。又、属性命令を使わ
ない場合には、その動作モードを指定するレジスター
（以下、属性レジスターと呼ぶ）を使用することで命令
の機能を指定することができる。属性レジスターを設定
しながら基本命令を実行したり、一時的に属性機能を変
えて基本命令を実行したりすることができる。このよう
な方法を使って効率的な命令の定義、及び命令の多機能
化をはかり、同時に処理性能の向上を実現する事を目的
とする。
【０００４】
【課題を解決する為の手段】本発明は基本命令幅を越
え、且つ最大命令幅と同じサイズの命令記憶装置を使う
のが基本的な思想である。その構成は命令記憶装置、命
令読み込み装置、制御回路、基本命令の動作モードを指
定する属性レジスター及び実時間で基本命令と属性命令
を組み合わせて実行する命令サイズ決定回路からなる。
命令記憶装置は基本命令幅（ビット長：Ｋ）の倍数で最
大命令幅（ビット長：Ｍ）のサイズからなる。各々サイ
ズの異なった命令の命令記憶装置への配置は基本命令幅
を一つの単位として連続的に格納される。従って１部の
命令については連続する２つの番地に分離して格納され
る事もある。命令読み込み装置はＫビット幅のレジスタ
ーとマルチプレクサー回路を１つの基本回路とし、最小
構成で全体としてＭ＊３−Ｋビットのシフトレジスター
構造からなる。異なる種類の命令を基本的に連続して１
クロックで実行処理できるように読み込む事を特徴とす
る。制御回路は命令読み込み装置に新しい命令を取り込
むことやシフトレジスター内でのシフトの制御、及びあ
らかじめ命令読み込み装置に蓄えられた次の命令を分岐
命令であるのかを解読し、分岐命令でかつ分岐する時に
はその分岐命令を実行すると同時に分岐先の命令を格納
するといった内容を実行する。また最下位レベルのマイ
クロコードと上位レベルの命令の選択のためのマルチプ
レクサー回路を内臓しているので命令記憶装置のなかに
２種類の命令を混在させる事ができる。本発明は、さら
に上記シフトレジスター構造からなる命令読み込み装置
を使用して、最大命令幅の２倍からなる命令記憶装置と
マルチプレクサー回路を組み合わせて、１クロックで命
令の最大幅の２倍の命令を実行できる様な命令読み込み
装置を提案する。又、命令の基本動作の指定のための属
性レジスターは８、１６、３２ビットの処理幅の指定、
８、１６、２４、３２ビットのアドレス範囲指定、及び
間接アドレス指定時のポインターのソースアドレスおよ
びデステイネーションアドレスのインクリメント、デク
リメント指定を保持する。基本命令単体で実行される場
合にはその動作は属性レジスターの指定に従う。基本命
令と属性命令が組み合わせて実行される場合には基本命
令の動作は属性命令の指定に従う。属性命令には各属性
を個別に指定するもの、全部の属性を１命令で指定する
もの、全部の属性を１命令で指定し且つ属性レジスター
に新しい属性を格納する命令がある。属性命令実行時に
は、シフトレジスター構造の命令レジスターに格納され
た次の命令が属性命令と判定され、現在の命令と次の属
性命令が一つの命令として実行される。ただし、もしも
１クロックで全ての命令を連続的に実行する場合には組
み合わされた命令の総和は最大命令幅を越えてはならな
い。属性命令を指定すると一時的に属性レジスターの該
当属性を無視して、基本命令は属性命令に従って実行す
る。このように常に次の命令をプリデコードし、処理に
必要な命令を命令読み込み装置に蓄えることにより１ク
ロックで二つ以上の命令を組み合わせて実行することを
可能にした。
え、且つ最大命令幅と同じサイズの命令記憶装置を使う
のが基本的な思想である。その構成は命令記憶装置、命
令読み込み装置、制御回路、基本命令の動作モードを指
定する属性レジスター及び実時間で基本命令と属性命令
を組み合わせて実行する命令サイズ決定回路からなる。
命令記憶装置は基本命令幅（ビット長：Ｋ）の倍数で最
大命令幅（ビット長：Ｍ）のサイズからなる。各々サイ
ズの異なった命令の命令記憶装置への配置は基本命令幅
を一つの単位として連続的に格納される。従って１部の
命令については連続する２つの番地に分離して格納され
る事もある。命令読み込み装置はＫビット幅のレジスタ
ーとマルチプレクサー回路を１つの基本回路とし、最小
構成で全体としてＭ＊３−Ｋビットのシフトレジスター
構造からなる。異なる種類の命令を基本的に連続して１
クロックで実行処理できるように読み込む事を特徴とす
る。制御回路は命令読み込み装置に新しい命令を取り込
むことやシフトレジスター内でのシフトの制御、及びあ
らかじめ命令読み込み装置に蓄えられた次の命令を分岐
命令であるのかを解読し、分岐命令でかつ分岐する時に
はその分岐命令を実行すると同時に分岐先の命令を格納
するといった内容を実行する。また最下位レベルのマイ
クロコードと上位レベルの命令の選択のためのマルチプ
レクサー回路を内臓しているので命令記憶装置のなかに
２種類の命令を混在させる事ができる。本発明は、さら
に上記シフトレジスター構造からなる命令読み込み装置
を使用して、最大命令幅の２倍からなる命令記憶装置と
マルチプレクサー回路を組み合わせて、１クロックで命
令の最大幅の２倍の命令を実行できる様な命令読み込み
装置を提案する。又、命令の基本動作の指定のための属
性レジスターは８、１６、３２ビットの処理幅の指定、
８、１６、２４、３２ビットのアドレス範囲指定、及び
間接アドレス指定時のポインターのソースアドレスおよ
びデステイネーションアドレスのインクリメント、デク
リメント指定を保持する。基本命令単体で実行される場
合にはその動作は属性レジスターの指定に従う。基本命
令と属性命令が組み合わせて実行される場合には基本命
令の動作は属性命令の指定に従う。属性命令には各属性
を個別に指定するもの、全部の属性を１命令で指定する
もの、全部の属性を１命令で指定し且つ属性レジスター
に新しい属性を格納する命令がある。属性命令実行時に
は、シフトレジスター構造の命令レジスターに格納され
た次の命令が属性命令と判定され、現在の命令と次の属
性命令が一つの命令として実行される。ただし、もしも
１クロックで全ての命令を連続的に実行する場合には組
み合わされた命令の総和は最大命令幅を越えてはならな
い。属性命令を指定すると一時的に属性レジスターの該
当属性を無視して、基本命令は属性命令に従って実行す
る。このように常に次の命令をプリデコードし、処理に
必要な命令を命令読み込み装置に蓄えることにより１ク
ロックで二つ以上の命令を組み合わせて実行することを
可能にした。
【０００５】
【作用】基本命令幅をなるべく小さくすれば命令の定義
効率を上げる事ができ、また命令記憶装置の幅を最大命
令幅にあわせると１クロックで命令の実行が可能になる
ことから、これまでのような高速処理の実現の為には、
命令及び処理ビット長の拡大が不可欠と言うような命令
記憶装置の非効率的な使用を無くし、且つ処理スピード
を格段に向上する事が可能になった。実際、１チップ・
マイクロコンピュータのような機器組み込み用メモリー
内臓型ＣＰＵの場合には命令記憶装置の構造が８ビット
幅であろうと３２ビット幅であろうと全体の記憶容量が
同じであれば回路規模としては変わらない。また従来の
マイクロコンピュータのように命令の先読みのために必
要な命令キューバッファーとほぼ同じ回路規模のシフト
レジスター回路を使用しているので、本発明を実現する
と回路規模を従来のままに維持したうえで、性能を飛躍
的に向上することができる。又、命令セットの縮小化に
よって高速化を実現したＲＩＳＣ型マイコンではあるが
ＣＩＳＣ型と同等の命令を構築するにはいくつかの命令
を組み合わせる必要があり処理時間の低速化を招く結果
となったが、本発明のように命令セットを、単機能化し
た２種類の基本命令群と属性命令群に分離して定義し、
処理中に読み込み時間を増加させることなく組み合わせ
る手法をとることでＣＩＳＣ型と同等の命令をＲＩＳＣ
型の処理時間で実行することを可能にした。
効率を上げる事ができ、また命令記憶装置の幅を最大命
令幅にあわせると１クロックで命令の実行が可能になる
ことから、これまでのような高速処理の実現の為には、
命令及び処理ビット長の拡大が不可欠と言うような命令
記憶装置の非効率的な使用を無くし、且つ処理スピード
を格段に向上する事が可能になった。実際、１チップ・
マイクロコンピュータのような機器組み込み用メモリー
内臓型ＣＰＵの場合には命令記憶装置の構造が８ビット
幅であろうと３２ビット幅であろうと全体の記憶容量が
同じであれば回路規模としては変わらない。また従来の
マイクロコンピュータのように命令の先読みのために必
要な命令キューバッファーとほぼ同じ回路規模のシフト
レジスター回路を使用しているので、本発明を実現する
と回路規模を従来のままに維持したうえで、性能を飛躍
的に向上することができる。又、命令セットの縮小化に
よって高速化を実現したＲＩＳＣ型マイコンではあるが
ＣＩＳＣ型と同等の命令を構築するにはいくつかの命令
を組み合わせる必要があり処理時間の低速化を招く結果
となったが、本発明のように命令セットを、単機能化し
た２種類の基本命令群と属性命令群に分離して定義し、
処理中に読み込み時間を増加させることなく組み合わせ
る手法をとることでＣＩＳＣ型と同等の命令をＲＩＳＣ
型の処理時間で実行することを可能にした。
【０００６】
【実施例】以下、この発明の機能とそれを実現する回路
を図面、タイミングチャート等を使って詳細に説明す
る。図７は本発明の基本機能として、異なったサイズの
命令の実行例を示したものである。この例では最小命令
幅を８ビットとし、最大命令幅をその４倍の３２ビット
としている。命令６は１０２Ｈ番地への分岐を実行する
もので、この例では命令８が続いて実行される。プログ
ラムカウンター：ＰＣは命令サイズに従って加算され
る。図８は図７の命令群を実際の３２ビット幅の命令記
憶装置に格納したものでビット０からビット３１の方向
に向かってバイト単位で順序よく割り当てられる。命令
３の場合には最初のバイトが００００Ｈ番地のビット２
４からビット３１に残りの２バイト目以降は０００４Ｈ
番地のビット０からビット１５に２つの番地にわたり分
離して格納される。図１は図８のような割当を有する命
令記憶装置から１クロックで命令を読み込み、実行する
為のブロック図である。＃１０１のアドレス制御回路で
は現在の命令サイズのデータ：ＩＳ信号をもとに次に読
み出すべき命令のアドレス：ＡＤＲを生成する。［ ］
内の数字は信号のバス幅を定義している。＃１０２の命
令記憶装置は下位２ビットのアドレスを無視し、読みだ
し時に３２ビット幅の命令、Ｄ［３１：０］信号を命令
読み込み用シフトレジスター＃１０３に転送する。この
時Ｄ［３１：０］の同一信号がＲＯＭ［３１：０］とＲ
ＯＭ［６３：３２］に分配される。最小１バイトから最
大４バイトまでのシフト制御は＃１０４のシフトレジス
ター制御回路のＳ９−Ｓ０、ＭＸ、ＲＸ信号で規定され
る。基本的には図３から図５に示すように１１バイトか
らなるシフトレジスターの内、上位４バイト即ちＩＲ０
からＩＲ３が有効な命令レジスターとして使用される
が、最大命令幅を越える一部の命令についてはその命令
サイズに応じて最長、最大命令幅の２倍迄、即ちＩＲ４
からＩＲ７まで使用する事ができる。この場合命令のシ
フト及び読み込み動作をスムーズに行うため最初のＩＲ
０の部分には命令リンクを表すコードと４バイト命令以
内のサイズ数を定義し、次の１部にはその命令の残りの
サイズと内容を定義することで、命令完了後、２回シフ
ト動作をすることで命令記憶装置幅の２倍の幅の命令ま
で実行することができる。本発明では最初の１バイトで
その命令サイズをきめるものとし、ＩＲ０のデータをも
とに＃１０５のサイズ決定用回路で命令のサイズを生成
する。命令サイズが１の時、ＩＳ信号は０、命令サイズ
が４の時ＩＳ信号は３となる。命令レジスターＩＲ０か
らＩＲ３は＃１０６のデコード回路で解読され最下位レ
ベルのマイクロコード制御信号を生成する。また＃１０
７のマルチプレクサー回路を使って最下位レベルのマイ
クロコードを直接、命令読み込み用シフトレジスターか
ら取り出すことも可能である。この出力信号は＃１１１
のＲＡＭ等の読み込みタイミング信号として使用され
る。＃１０８のパイプラインレジスターはＲＡＭ等の記
憶装置のデータバス・プリチャージの時間が終了した時
点で有効な命令をラッチし、命令レジスターの内容を＃
１０９でデコードした後、読み込んだＲＡＭデータとレ
ジスター間で演算を実行する為に使用する。分岐時には
次の命令の信号：ＮＩＲが＃１１２で解読されて、分岐
時ＢＲ信号が１になる。この時分岐命令のサイズはＢＳ
信号で指定される。分岐命令ではあるが分岐しない場合
或いは分岐命令でない場合はＢＲ信号が０で次の命令の
サイズはＢＳ信号で指定される。図２はアドレス制御回
路の内部ブロックを表している。＃２０１のプログラム
カウンターはＥＮＰＣが１の時新しいデータを＃２０２
の加算回路から得るが、その場合の加算値はサイズ決定
用回路からのＩＳデータを使用する。分岐命令以外では
こうしてＰＣの値を変更する。命令記憶装置から次の命
令を読み込む為にＰＣの値にＲＡの値を２ビットシフト
した値を＃２０３の＋４加算回路で加算して命令記憶装
置のアドレスとして送出する。このときのＲＡの変化の
状態を図９に示している。ＲＡの初期値は０で最大値は
＋３である。命令読み込み用シフトレジスターに４バイ
ト以上の空きがある場合にはＲＡに１が加算され、空き
が無い場合には新しい読み込みは実行されずＲＡから１
が減算される。分岐時にはまず＃１１２の分岐命令抽出
決定回路により次の命令のＮＩＲ［７：０］信号を解読
する。分岐する場合ＢＲ信号が１になり次の命令のアド
レスオペランドのＮＩＲ［３１：８］のデータを＃２０
４の分岐アドレス生成回路を使って分岐アドレスに変換
し、＃２０５のマルチプレクサー回路を通して命令記憶
装置の番地を指定する。ＢＲ信号は＃２０６の分岐有効
ＦＦで分岐命令が実行される時に保持される。この時分
岐先のアドレスが＃２０７のレジスターに格納され、＃
２０８のマルチプレクサーを通してＰＣに設定される。
図３から図５は本発明の中心となる命令読み込み用シフ
トレジスターの構成を表している。基本的には１バイト
から４バイトまでのシフトを可能にする４入力マルチプ
レクサー回路と命令記憶装置の命令を読み込む為のマル
チプレクサー回路、そのどちらかを選択するマルチプレ
クサー回路およびその結果を命令として保持する命令レ
ジスター回路から構成される。バイトシフト用のマルチ
プレクサー回路は＃３００、＃３０３、＃３０７、＃３
１１、＃４００、＃４０４、＃４０８、＃５００、＃５
０４である。命令記憶装置から命令を読み込む為のマル
チプレクサー回路は＃３０４、＃３０８、＃３１２、＃
４０１、＃４０５、＃４０９、＃５０１、＃５０５、＃
５０８である。命令記憶装置からの読み込みか、あるい
は命令読み込みレジスター内でのシフトかの選択は＃３
０１、＃３０５、＃３０９、＃３１３、＄４０２、＃４
０６、＃４１０、＃５０２、＃５０６、＃５０９回路で
実施される。ＩＲ０〜ＩＲ３は現在実行中の命令レジス
ターでＮＩＲ［３１：０］は次に実行すべき命令の内容
を意味する。図６は命令読み込み用シフトレジスターを
制御する為のシフトレジスター制御回路である。以下に
入力及び出力信号の内容を記述する。 （入力信号） ＩＮＩＴ１、ＩＮＩＴ２・・・シフトレジスター制御回
路の初期制御信号。 ＩＳ信号・・・現在の命令のサイズ（０＝サイズ１、、
３＝サイズ４）。 ＰＣ［１：０］・・・プログラムカウンターの下位２ビ
ット値。 ＡＤＲ［１：０］・・・分岐時の命令記憶装置の下位２
ビットアドレス値。 ＢＳ［１：０］・・・次の命令のサイズ。 ＢＲ・・・次の命令が分岐命令で且つ分岐するときに１
になる。 （出力信号） ＭＸ［１：０］・・・命令読み込み用シフトレジスター
のシフト制御信号。 ＲＸ［３：０］・・・命令記憶装置の読み込み位置指
定。 Ｓ［９：０］・・・ＲＸ［３：０］信号およびＢＳ信号
の解読後の制御信号。 ＥＮＳ［９：０］・・・次の命令が完全にシフトレジス
ターに読み込まれていない場合不足した命令を読み込む
ための取り込み制御信号。 ＲＡ［１：０］・・・命令先読みのためのアドレスオフ
セット値。 図９は図８の命令記憶装置に格納された命令群の移動状
態を命令読み込み用レジスターＩＲ０からＩＲ１０につ
いて示している。この時の制御信号ＲＸは横軸に、ＲＡ
の値を縦軸に各々の状態について表している。この図で
Ｘはデータが不定で新しい命令を読み込む余地があるこ
とを意味する。図１０は図６の各々の制御信号の状態を
図９の実例に従って表している。以下、図６の制御内容
について図９および図１０を使って説明する。図１０の
１）の初期状態というのは計算機にリセットがかかった
りあるいは割り込みなどが発生し、ＰＣに新しいデータ
が設定された状態で、その場合、ＩＮＩＴ１＝１、ＩＮ
ＩＴ２＝０に設定することで＃６０３の設定５／４回路
を使ってＲＸ信号を５にし、最初の命令群をＩＲ１から
ＩＲ４に読み込む準備をする。＃６０３はＩＮＩＴ１＝
１のとき出力が５で、ＳＥＬ６４が１の時４でそれ以外
の場合入力信号と同じ信号が出力される。この場合＃６
０７の選択回路の出力は図１２のようにＳ１からＳ９信
号までの全てを１に設定する。この時命令記憶装置のア
ドレスはＰＣ＋オフセット値＝０であるので＃６１０の
設定０回路によりＲＡ信号が０になる。ＲＸ＝５の値は
状態１）の終りで＃６０５の設定位置レジスターに設定
される。＃６０９の±１回路はインクリメントおよびデ
クリメントの回路とそれを保持するレジスター回路から
なる。その制御回路は＃６０８で、その時の制御内容を
図１５に示す。状態１）の終わりではＲＡ信号が＋１さ
れて＃６０９の回路に設定される。図９及び図１０の
２）の状態はちょうど命令１、命令２、命令３の１部が
ＩＲ１からＩＲ４に設定された状態を示している。この
状態ではＩＮＩＴ１＝０、ＩＮＩＴ２＝１にして＃６０
０のマルチプレクサー回路で強制的にＰＣの値を選択す
る。この信号はＭＸ１、ＭＸ０信号として使うのでこの
場合ＰＣ＝０であるのでＩＲ１からＩＲ４のレジスター
をＩＲ０からＩＲ３に転送する。ＰＣの下位２ビットの
値が０の時には１バイトシフト、１の時には２バイトシ
フト、３の時には最大４バイトシフトが実行される。＃
６０１のＩＮＶ回路は単純なインバーター回路で入力が
０の時出力は３となり＃６０５の設定位置レジスターが
５であるので＃６０２の加算回路出力、即ちＲＸ出力は
８になる。従って状態２）の終わりではＩＲ４からＩＲ
７に次の命令を読み込む。３）の状態以降はＩＮＩＴ１
及びＩＮＩＴ２は常に０である。３）の状態は、命令１
を実行中で、命令サイズが１であるのでＩＳ信号は０に
なる。従ってＭＸ信号は０であるので全体の命令レジス
ター群としては１バイトのシフトになる。＃６０１の出
力は３となり＃６０２をへてＲＸ信号が１１になり、命
令４の１部と命令５はＩＲ７からＩＲ１０のレジスター
に転送される。この時選択回路＃６０７のＳ７、Ｓ８、
Ｓ９の信号は１になる。４）の状態では命令サイズが２
でＩＳ＝ＭＸ＝１となって命令レジスター群は全体とし
て２バイトシフトとなる。＃６０５の設定位置レジスタ
ーは１１でＲＸ＝１３となって新しい命令の読み込みを
禁止する。ＲＸが１２以上の時には命令記憶装置からの
データの読み込みは行われない。＃６０８の制御回路出
力はＩＮＣ＝０、ＤＥＣ＝１となって４）の状態の終わ
りで＃６０９のデータはデクリメントされる。５）の状
態では命令サイズが３でＩＳ＝ＭＸ＝２となって命令レ
ジスター群は全体として３バイトシフトとなる。＃６０
５の設定位置が１３であるので＃６０４の減算回路の出
力信号が１０となって＃６０６のマルチプレクサー回路
でＲＸ信号として選択される。こうして次の命令６と命
令７はＩＲ６からＩＲ９に転送される。６）の状態では
命令サイズが４でＩＳ＝ＭＸ＝３となって命令レジスタ
ー群は全体として４バイトシフトとなる。＃６０５の設
定位置が１０であるので＃６０２の加算回路の出力信号
が１０となってＲＸ信号として出力される。こうして次
の命令がＩＲ６からＩＲ９に転送される。７）の状態で
は命令サイズが２でＩＳ＝ＭＸ＝１となって命令レジス
ター群は全体として２バイトシフトとなる。この時次の
命令６が＃１１２の分岐命令抽出決定回路によって検出
されてＢＲ信号が１になり、ＢＳ信号が２となる。同時
にＮＩＲ［３１：８］データが＃２０４の分岐アドレス
生成回路で１０２Ｈを生成し＃２０５のマルチプレクサ
ー回路を通じて命令記憶装置に出力される。この１０２
Ｈの下位２ビット値は＃６１２のＩＮＶ回路（極性反転
回路）で１にかわり、＃６１１の加算器でＢＳ信号と加
算されて５となり＃６０６のマルチブレクサー回路のＣ
入力が選択されてＲＸ信号となる。７）の状態の終わり
ではＲＸ＝５の位置はＲＯＭ［７：０］がＩＲ１にＲＯ
Ｍ［１５：８］がＩＲ２に通常転送されるが、ＢＲが１
のときには図１２に示すようにＩＲ０からＩＲ２にはＩ
Ｒ２、ＩＲ３、ＩＲ５の値がシフトされる。残りのＩＲ
３にはＲＯＭ［２３：１６］がＩＲ４にはＲＯＭ［３
１：２４］の値が設定される。この時ＲＡの値はＢＲが
１であるので＃６１６のＯＲ回路でＯに初期化される。
８）の状態では命令サイズが２でＩＳ＝ＭＸ＝１となっ
て命令レジスター群は全体として３バイトシフトとな
る。８）の状態でＢＲ信号の値と分岐アドレスが＃２０
６の分岐有効ＦＦ（フリップフロップ）および＃２０７
のレジスターに保持されているので、８）の状態の終わ
り、即ち９）の状態では＃２０１のプログラムカウンタ
ーに分岐アドレスが設定される。＃６１３の加算器、＃
６１４の比較器、＃６１５のシフトイネーブル制御回路
および＃６１７の制御回路は１つ先の命令が完全に命令
読み込み用シフトレジスター群に読み込まれていない場
合、現時点までの読み込みをそのままに追加の読み込み
を実行するもので、その場合の新しい読み込み位置：Ｒ
Ｘは＃６１７のＧＳ信号が１になって＃６１８の設定４
回路で４が設定され現在のＰＯＳに加算される。こうし
て追加の４バイト分が新しくシフトレジスターに読み込
まれる。図１４にこの時の＃６１５のシフトイネーブル
制御回路の真理値表を図１６に＃６１７の制御回路の真
理値表を表している。図１１は本発明の命令読み取り装
置を使用した場合の代表的な命令実行の内部タイミング
チャート例である。基本的には命令の読み込みと同時に
最初にＲＡＭのアドレスがプリチャージされて読み込み
の準備が始まる。同時にアドレス等の予備設定が実施さ
れる。パイプラインレジスターに命令が取り込まれると
確定したアドレスがただちに出力されて、読み込み、書
き込みが始まる。読み込まれたＲＡＭデータは一時的に
保持され、レジスターと演算実行され、その結果は次の
命令のプリチャージ完了後に新しく設定される。図１３
は図１の＃１０３の命令読み込み用シフトレジスターと
＃１０４のシフトレジスター制御回路を使って本発明の
電子計算機の命令幅を２倍にあげて、連続して１クロッ
クで命令の読み込むことを可能にする装置のブロック図
である。この場合、通常の命令は図８の様に連続的に格
納され、２つのワードにわたって格納される命令も連続
的に１クロックで読み込まれるが、最大命令幅の２倍の
命令の実行時にはワード単位で一つの命令が格納され
る。＃１３０１の命令記憶装置の幅は＃１０２の２倍で
その下位ワードと上位ワードは＃１３０２および＃１３
０３のマルチプレクサー回路とアドレスＡＤＲ２信号で
選択され、＃１３０５の回路で命令が読み込まれる。そ
の読み込み処理は＃１０３と全く同じである。一度、Ｓ
ＥＬ６４が内部フラグなどで設定されると＃１３０４の
ＯＲ回路で＃１３０３のマルチプレクサー回路は常に上
位ワードを出力し、＃１３０６のＡＮＤ回路によって＃
１３０２は常に下位ワードを出力する。この時＃１０６
のシフトレジスター制御回路のなかの＃６０７選択回路
のＳＥＬ６４はＳ０からＳ７を１にして常に命令記憶装
置から命令を読み込む状態にする。またＲＸ信号は常に
４となって命令読み込み位置が固定される。こうして＃
１３０１の命令記憶装置のワードデータが命令読み込み
用シフトレジスターのＩＲ０からＩＲ７に読み込まれ
る。図１７は基本命令と属性命令を組み合わせて実行す
るか否かを判断するサイズ制御回路のブロック図であ
る。＃１７０１のサイズ決定回路を使ってＩＲ０の命令
レジスターから基本命令のサイズを抽出し、そのデータ
を基に＃１７０２のマルチプレクサー回路でＩＲ１から
ＩＲ３までの範囲で想定される次の命令の先頭命令を選
択する。基本命令の命令サイズが最大命令幅に等しい場
合には属性命令は追加して実行されない。＃１７０３の
属性命令検出回路で基本命令に続く次の命令が属性命令
であるか否かが判断される。属性命令の場合、＃１７０
４の属性命令サイズ決定回路で１バイト属性命令の場合
１、２バイト属性命令の場合２、３バイト属性命令の場
合３と言った具合にサイズが生成され、＃１７０５の加
算回路で加算され、組み合わされて実行されたときの命
令サイズが生成される。＃１７０３の属性命令検出回路
は、その属性の種類に従って制御信号を生成する。間接
アドレッシングのポストインクリメント或いはポストデ
クリメント指定の場合にはＤＥＣ＿ＩＤ信号が１にな
る。また８ビット、１６ビット、２４ビット及び３２ビ
ットアドレッシング幅指定の場合にはＤＥＣ＿ＡＭ信号
が１になる。さらに８ビット、１６ビット、３２ビット
演算処理幅指定の場合にはＤＥＣ＿ＤＭ信号が１にな
る。ＡＬＵの演算処理の属性が指定されるとＤＥＣ＿Ａ
ＬＵ信号が１になる。図１８はレジスターの書き込み、
読みだし、属性レジスター回路である。＃１８０８は属
性命令が指定されずに基本命令のみが実行されるときの
命令の属性を指定する属性レジスターでビット１から０
はデータ処理幅を指定し、＃１８１１のマルチプレクサ
ーを通じてＤＭ信号として出力される。属性命令と組み
合わせて実行される場合には命令レジスターのビット１
から０のデータがＤＥＣ＿ＡＭ信号で解読、選択され、
ＤＭ信号として使用される。ＤＭ信号は０の時８ビット
幅を指定し、１の時１６ビット、３の時３２ビットのデ
ータ処理を指定する。属性レジスターのビット３から２
はアドレス範囲を指定するもので、＃１８１０のマルチ
プレクサーを通じてＡＭ信号として出力される。ＤＥＣ
＿ＡＭ信号は属性命令実行時、アドレス範囲指定された
場合に１となり命令レジスターのデータが属性レジスタ
ーに代わって出力される。ＡＭ信号はＯの時８ビットア
ドレス指定、１の時１６ビットアドレス指定、２の時２
４ビットアドレス指定、３の時３２ビットアドレス指定
を行う。属性レジスターのビット７から４はソースオペ
ランドのポストインクリメントおよびポストデクリメン
ト、デステイネーションオペランドのポストインクリメ
ントおよびポストデクリメントを指定するもので＃１８
０９のマルチプレクサー回路を通じて＃１８０７のＩＮ
Ｃ／ＤＥＣ制御回路の指定をする。ＤＥＣ＿ＩＤは属性
命令が実行されるときに１になり、命令レジスターの１
部が代わって出力される。＃１８０３のレジスター回路
は基本的に二つの入力ポート、二つの出力ポートを持つ
３２ビット幅のレジスター群で、この例では最小８ビッ
ト単位で指定が可能な１６本のレジスターからなり、８
ビット、１６ビット、２４ビット及び３２ビット単位で
書き込み、読み出しが可能である。通常、＃１８０４の
読みだし回路Ａ、＃１８０５の読みだし回路Ｂはレジス
ター間演算の場合、ＤＭ信号とレジスター読み出しアド
レスのＲＤＡおよびＲＤＢを使って任意のビット幅のレ
ジスターの値をＡＹおよびＢＹに出力し、＃１８１４の
ＡＬＵ回路のＡＬＵ＿ＡＢＵＳおよびＡＬＵ＿ＢＢＵＳ
にそのデータを設定し、結果がＡＬＵ＿ＱＢＵＳを通じ
てＡ［３１：０］のポートに入力されＷＲＡの書き込み
アドレスに従って、＃１８０１の書き込み回路で適当な
処理ビット幅およびレジスター位置を決定し、＃１８０
３のレジスター回路に新しいデータが書き込まれる。＃
１８０５の読み出し回路Ｂと＃１８０２の書き込み回路
Ｂはインダイレクトアドレッシング時のポストインクリ
メント及びポストデクリメント操作を実行する為のもの
で、ＡＭ信号で適当なアドレス範囲に指定されたレジス
ターの値をＢＹ信号に出力し、＃１８０７のＩＮＣ／Ｄ
ＥＣ制御回路を使って、Ｉ／Ｄ信号の指定により、その
ままの値、＋１した値及び−１した値を＃１８０２の書
き込み回路Ｂに送る。その後、ＷＲＢの書き込みアドレ
スとアドレス範囲指定のＡＭ信号を使って、新しいデー
タがレジスター回路に書き込まれる。図１９は属性命令
を含むプログラム例で、異なったサイズの基本命令と属
性命令が組み合わされている。属性１は１バイトの属性
命令で基本命令２に対する属性指定を行う、属性２は２
バイトの属性命令で基本命令４に対する属性指定を行
う。どちらの場合でも基本命令と属性命令のサイズの総
和は命令記憶装置の幅を越えない事とする。そうするこ
とで命令が結合されて実行される場合においても連続し
て１クロックで異なったサイズの命令を読み出すことが
できる。この例では命令１は１バイト命令、命令２は２
バイト命令という具合に基本命令を配置している。図２
０は属性命令を含むプログラムの命令記憶装置への格納
例である。下位ビットから上位ビットに向かって格納さ
れている。属性命令は二つのメモリー番地に渡って配置
されることも可能である。図２１は図２０の属性命令を
含むプログラムの実行時のシフトレジスター状態を示し
たもので、命令記憶装置に格納された命令群の移動状態
を命令読み込み用レジスターＩＲ０からＩＲ１０につい
て示している。命令の読み込み手順については図９と同
じである。主な違いは状態４）に入った場合、２バイト
の命令２に続く１バイトの属性命令１が１つの命令とし
てサイズ制御回路で判定され、ＩＳ信号＝２が生成さ
れ、３バイト命令として処理される。状態６）は２バイ
トの命令４が２バイトの属性命令２と組み合わせて実行
され、ＩＳ信号＝３が生成され４バイト命令として処理
される。図２２は図２０の属性命令を含むプログラムの
実行時の各信号の状態を図６の回路に対して示したもの
である。
を図面、タイミングチャート等を使って詳細に説明す
る。図７は本発明の基本機能として、異なったサイズの
命令の実行例を示したものである。この例では最小命令
幅を８ビットとし、最大命令幅をその４倍の３２ビット
としている。命令６は１０２Ｈ番地への分岐を実行する
もので、この例では命令８が続いて実行される。プログ
ラムカウンター：ＰＣは命令サイズに従って加算され
る。図８は図７の命令群を実際の３２ビット幅の命令記
憶装置に格納したものでビット０からビット３１の方向
に向かってバイト単位で順序よく割り当てられる。命令
３の場合には最初のバイトが００００Ｈ番地のビット２
４からビット３１に残りの２バイト目以降は０００４Ｈ
番地のビット０からビット１５に２つの番地にわたり分
離して格納される。図１は図８のような割当を有する命
令記憶装置から１クロックで命令を読み込み、実行する
為のブロック図である。＃１０１のアドレス制御回路で
は現在の命令サイズのデータ：ＩＳ信号をもとに次に読
み出すべき命令のアドレス：ＡＤＲを生成する。［ ］
内の数字は信号のバス幅を定義している。＃１０２の命
令記憶装置は下位２ビットのアドレスを無視し、読みだ
し時に３２ビット幅の命令、Ｄ［３１：０］信号を命令
読み込み用シフトレジスター＃１０３に転送する。この
時Ｄ［３１：０］の同一信号がＲＯＭ［３１：０］とＲ
ＯＭ［６３：３２］に分配される。最小１バイトから最
大４バイトまでのシフト制御は＃１０４のシフトレジス
ター制御回路のＳ９−Ｓ０、ＭＸ、ＲＸ信号で規定され
る。基本的には図３から図５に示すように１１バイトか
らなるシフトレジスターの内、上位４バイト即ちＩＲ０
からＩＲ３が有効な命令レジスターとして使用される
が、最大命令幅を越える一部の命令についてはその命令
サイズに応じて最長、最大命令幅の２倍迄、即ちＩＲ４
からＩＲ７まで使用する事ができる。この場合命令のシ
フト及び読み込み動作をスムーズに行うため最初のＩＲ
０の部分には命令リンクを表すコードと４バイト命令以
内のサイズ数を定義し、次の１部にはその命令の残りの
サイズと内容を定義することで、命令完了後、２回シフ
ト動作をすることで命令記憶装置幅の２倍の幅の命令ま
で実行することができる。本発明では最初の１バイトで
その命令サイズをきめるものとし、ＩＲ０のデータをも
とに＃１０５のサイズ決定用回路で命令のサイズを生成
する。命令サイズが１の時、ＩＳ信号は０、命令サイズ
が４の時ＩＳ信号は３となる。命令レジスターＩＲ０か
らＩＲ３は＃１０６のデコード回路で解読され最下位レ
ベルのマイクロコード制御信号を生成する。また＃１０
７のマルチプレクサー回路を使って最下位レベルのマイ
クロコードを直接、命令読み込み用シフトレジスターか
ら取り出すことも可能である。この出力信号は＃１１１
のＲＡＭ等の読み込みタイミング信号として使用され
る。＃１０８のパイプラインレジスターはＲＡＭ等の記
憶装置のデータバス・プリチャージの時間が終了した時
点で有効な命令をラッチし、命令レジスターの内容を＃
１０９でデコードした後、読み込んだＲＡＭデータとレ
ジスター間で演算を実行する為に使用する。分岐時には
次の命令の信号：ＮＩＲが＃１１２で解読されて、分岐
時ＢＲ信号が１になる。この時分岐命令のサイズはＢＳ
信号で指定される。分岐命令ではあるが分岐しない場合
或いは分岐命令でない場合はＢＲ信号が０で次の命令の
サイズはＢＳ信号で指定される。図２はアドレス制御回
路の内部ブロックを表している。＃２０１のプログラム
カウンターはＥＮＰＣが１の時新しいデータを＃２０２
の加算回路から得るが、その場合の加算値はサイズ決定
用回路からのＩＳデータを使用する。分岐命令以外では
こうしてＰＣの値を変更する。命令記憶装置から次の命
令を読み込む為にＰＣの値にＲＡの値を２ビットシフト
した値を＃２０３の＋４加算回路で加算して命令記憶装
置のアドレスとして送出する。このときのＲＡの変化の
状態を図９に示している。ＲＡの初期値は０で最大値は
＋３である。命令読み込み用シフトレジスターに４バイ
ト以上の空きがある場合にはＲＡに１が加算され、空き
が無い場合には新しい読み込みは実行されずＲＡから１
が減算される。分岐時にはまず＃１１２の分岐命令抽出
決定回路により次の命令のＮＩＲ［７：０］信号を解読
する。分岐する場合ＢＲ信号が１になり次の命令のアド
レスオペランドのＮＩＲ［３１：８］のデータを＃２０
４の分岐アドレス生成回路を使って分岐アドレスに変換
し、＃２０５のマルチプレクサー回路を通して命令記憶
装置の番地を指定する。ＢＲ信号は＃２０６の分岐有効
ＦＦで分岐命令が実行される時に保持される。この時分
岐先のアドレスが＃２０７のレジスターに格納され、＃
２０８のマルチプレクサーを通してＰＣに設定される。
図３から図５は本発明の中心となる命令読み込み用シフ
トレジスターの構成を表している。基本的には１バイト
から４バイトまでのシフトを可能にする４入力マルチプ
レクサー回路と命令記憶装置の命令を読み込む為のマル
チプレクサー回路、そのどちらかを選択するマルチプレ
クサー回路およびその結果を命令として保持する命令レ
ジスター回路から構成される。バイトシフト用のマルチ
プレクサー回路は＃３００、＃３０３、＃３０７、＃３
１１、＃４００、＃４０４、＃４０８、＃５００、＃５
０４である。命令記憶装置から命令を読み込む為のマル
チプレクサー回路は＃３０４、＃３０８、＃３１２、＃
４０１、＃４０５、＃４０９、＃５０１、＃５０５、＃
５０８である。命令記憶装置からの読み込みか、あるい
は命令読み込みレジスター内でのシフトかの選択は＃３
０１、＃３０５、＃３０９、＃３１３、＄４０２、＃４
０６、＃４１０、＃５０２、＃５０６、＃５０９回路で
実施される。ＩＲ０〜ＩＲ３は現在実行中の命令レジス
ターでＮＩＲ［３１：０］は次に実行すべき命令の内容
を意味する。図６は命令読み込み用シフトレジスターを
制御する為のシフトレジスター制御回路である。以下に
入力及び出力信号の内容を記述する。 （入力信号） ＩＮＩＴ１、ＩＮＩＴ２・・・シフトレジスター制御回
路の初期制御信号。 ＩＳ信号・・・現在の命令のサイズ（０＝サイズ１、、
３＝サイズ４）。 ＰＣ［１：０］・・・プログラムカウンターの下位２ビ
ット値。 ＡＤＲ［１：０］・・・分岐時の命令記憶装置の下位２
ビットアドレス値。 ＢＳ［１：０］・・・次の命令のサイズ。 ＢＲ・・・次の命令が分岐命令で且つ分岐するときに１
になる。 （出力信号） ＭＸ［１：０］・・・命令読み込み用シフトレジスター
のシフト制御信号。 ＲＸ［３：０］・・・命令記憶装置の読み込み位置指
定。 Ｓ［９：０］・・・ＲＸ［３：０］信号およびＢＳ信号
の解読後の制御信号。 ＥＮＳ［９：０］・・・次の命令が完全にシフトレジス
ターに読み込まれていない場合不足した命令を読み込む
ための取り込み制御信号。 ＲＡ［１：０］・・・命令先読みのためのアドレスオフ
セット値。 図９は図８の命令記憶装置に格納された命令群の移動状
態を命令読み込み用レジスターＩＲ０からＩＲ１０につ
いて示している。この時の制御信号ＲＸは横軸に、ＲＡ
の値を縦軸に各々の状態について表している。この図で
Ｘはデータが不定で新しい命令を読み込む余地があるこ
とを意味する。図１０は図６の各々の制御信号の状態を
図９の実例に従って表している。以下、図６の制御内容
について図９および図１０を使って説明する。図１０の
１）の初期状態というのは計算機にリセットがかかった
りあるいは割り込みなどが発生し、ＰＣに新しいデータ
が設定された状態で、その場合、ＩＮＩＴ１＝１、ＩＮ
ＩＴ２＝０に設定することで＃６０３の設定５／４回路
を使ってＲＸ信号を５にし、最初の命令群をＩＲ１から
ＩＲ４に読み込む準備をする。＃６０３はＩＮＩＴ１＝
１のとき出力が５で、ＳＥＬ６４が１の時４でそれ以外
の場合入力信号と同じ信号が出力される。この場合＃６
０７の選択回路の出力は図１２のようにＳ１からＳ９信
号までの全てを１に設定する。この時命令記憶装置のア
ドレスはＰＣ＋オフセット値＝０であるので＃６１０の
設定０回路によりＲＡ信号が０になる。ＲＸ＝５の値は
状態１）の終りで＃６０５の設定位置レジスターに設定
される。＃６０９の±１回路はインクリメントおよびデ
クリメントの回路とそれを保持するレジスター回路から
なる。その制御回路は＃６０８で、その時の制御内容を
図１５に示す。状態１）の終わりではＲＡ信号が＋１さ
れて＃６０９の回路に設定される。図９及び図１０の
２）の状態はちょうど命令１、命令２、命令３の１部が
ＩＲ１からＩＲ４に設定された状態を示している。この
状態ではＩＮＩＴ１＝０、ＩＮＩＴ２＝１にして＃６０
０のマルチプレクサー回路で強制的にＰＣの値を選択す
る。この信号はＭＸ１、ＭＸ０信号として使うのでこの
場合ＰＣ＝０であるのでＩＲ１からＩＲ４のレジスター
をＩＲ０からＩＲ３に転送する。ＰＣの下位２ビットの
値が０の時には１バイトシフト、１の時には２バイトシ
フト、３の時には最大４バイトシフトが実行される。＃
６０１のＩＮＶ回路は単純なインバーター回路で入力が
０の時出力は３となり＃６０５の設定位置レジスターが
５であるので＃６０２の加算回路出力、即ちＲＸ出力は
８になる。従って状態２）の終わりではＩＲ４からＩＲ
７に次の命令を読み込む。３）の状態以降はＩＮＩＴ１
及びＩＮＩＴ２は常に０である。３）の状態は、命令１
を実行中で、命令サイズが１であるのでＩＳ信号は０に
なる。従ってＭＸ信号は０であるので全体の命令レジス
ター群としては１バイトのシフトになる。＃６０１の出
力は３となり＃６０２をへてＲＸ信号が１１になり、命
令４の１部と命令５はＩＲ７からＩＲ１０のレジスター
に転送される。この時選択回路＃６０７のＳ７、Ｓ８、
Ｓ９の信号は１になる。４）の状態では命令サイズが２
でＩＳ＝ＭＸ＝１となって命令レジスター群は全体とし
て２バイトシフトとなる。＃６０５の設定位置レジスタ
ーは１１でＲＸ＝１３となって新しい命令の読み込みを
禁止する。ＲＸが１２以上の時には命令記憶装置からの
データの読み込みは行われない。＃６０８の制御回路出
力はＩＮＣ＝０、ＤＥＣ＝１となって４）の状態の終わ
りで＃６０９のデータはデクリメントされる。５）の状
態では命令サイズが３でＩＳ＝ＭＸ＝２となって命令レ
ジスター群は全体として３バイトシフトとなる。＃６０
５の設定位置が１３であるので＃６０４の減算回路の出
力信号が１０となって＃６０６のマルチプレクサー回路
でＲＸ信号として選択される。こうして次の命令６と命
令７はＩＲ６からＩＲ９に転送される。６）の状態では
命令サイズが４でＩＳ＝ＭＸ＝３となって命令レジスタ
ー群は全体として４バイトシフトとなる。＃６０５の設
定位置が１０であるので＃６０２の加算回路の出力信号
が１０となってＲＸ信号として出力される。こうして次
の命令がＩＲ６からＩＲ９に転送される。７）の状態で
は命令サイズが２でＩＳ＝ＭＸ＝１となって命令レジス
ター群は全体として２バイトシフトとなる。この時次の
命令６が＃１１２の分岐命令抽出決定回路によって検出
されてＢＲ信号が１になり、ＢＳ信号が２となる。同時
にＮＩＲ［３１：８］データが＃２０４の分岐アドレス
生成回路で１０２Ｈを生成し＃２０５のマルチプレクサ
ー回路を通じて命令記憶装置に出力される。この１０２
Ｈの下位２ビット値は＃６１２のＩＮＶ回路（極性反転
回路）で１にかわり、＃６１１の加算器でＢＳ信号と加
算されて５となり＃６０６のマルチブレクサー回路のＣ
入力が選択されてＲＸ信号となる。７）の状態の終わり
ではＲＸ＝５の位置はＲＯＭ［７：０］がＩＲ１にＲＯ
Ｍ［１５：８］がＩＲ２に通常転送されるが、ＢＲが１
のときには図１２に示すようにＩＲ０からＩＲ２にはＩ
Ｒ２、ＩＲ３、ＩＲ５の値がシフトされる。残りのＩＲ
３にはＲＯＭ［２３：１６］がＩＲ４にはＲＯＭ［３
１：２４］の値が設定される。この時ＲＡの値はＢＲが
１であるので＃６１６のＯＲ回路でＯに初期化される。
８）の状態では命令サイズが２でＩＳ＝ＭＸ＝１となっ
て命令レジスター群は全体として３バイトシフトとな
る。８）の状態でＢＲ信号の値と分岐アドレスが＃２０
６の分岐有効ＦＦ（フリップフロップ）および＃２０７
のレジスターに保持されているので、８）の状態の終わ
り、即ち９）の状態では＃２０１のプログラムカウンタ
ーに分岐アドレスが設定される。＃６１３の加算器、＃
６１４の比較器、＃６１５のシフトイネーブル制御回路
および＃６１７の制御回路は１つ先の命令が完全に命令
読み込み用シフトレジスター群に読み込まれていない場
合、現時点までの読み込みをそのままに追加の読み込み
を実行するもので、その場合の新しい読み込み位置：Ｒ
Ｘは＃６１７のＧＳ信号が１になって＃６１８の設定４
回路で４が設定され現在のＰＯＳに加算される。こうし
て追加の４バイト分が新しくシフトレジスターに読み込
まれる。図１４にこの時の＃６１５のシフトイネーブル
制御回路の真理値表を図１６に＃６１７の制御回路の真
理値表を表している。図１１は本発明の命令読み取り装
置を使用した場合の代表的な命令実行の内部タイミング
チャート例である。基本的には命令の読み込みと同時に
最初にＲＡＭのアドレスがプリチャージされて読み込み
の準備が始まる。同時にアドレス等の予備設定が実施さ
れる。パイプラインレジスターに命令が取り込まれると
確定したアドレスがただちに出力されて、読み込み、書
き込みが始まる。読み込まれたＲＡＭデータは一時的に
保持され、レジスターと演算実行され、その結果は次の
命令のプリチャージ完了後に新しく設定される。図１３
は図１の＃１０３の命令読み込み用シフトレジスターと
＃１０４のシフトレジスター制御回路を使って本発明の
電子計算機の命令幅を２倍にあげて、連続して１クロッ
クで命令の読み込むことを可能にする装置のブロック図
である。この場合、通常の命令は図８の様に連続的に格
納され、２つのワードにわたって格納される命令も連続
的に１クロックで読み込まれるが、最大命令幅の２倍の
命令の実行時にはワード単位で一つの命令が格納され
る。＃１３０１の命令記憶装置の幅は＃１０２の２倍で
その下位ワードと上位ワードは＃１３０２および＃１３
０３のマルチプレクサー回路とアドレスＡＤＲ２信号で
選択され、＃１３０５の回路で命令が読み込まれる。そ
の読み込み処理は＃１０３と全く同じである。一度、Ｓ
ＥＬ６４が内部フラグなどで設定されると＃１３０４の
ＯＲ回路で＃１３０３のマルチプレクサー回路は常に上
位ワードを出力し、＃１３０６のＡＮＤ回路によって＃
１３０２は常に下位ワードを出力する。この時＃１０６
のシフトレジスター制御回路のなかの＃６０７選択回路
のＳＥＬ６４はＳ０からＳ７を１にして常に命令記憶装
置から命令を読み込む状態にする。またＲＸ信号は常に
４となって命令読み込み位置が固定される。こうして＃
１３０１の命令記憶装置のワードデータが命令読み込み
用シフトレジスターのＩＲ０からＩＲ７に読み込まれ
る。図１７は基本命令と属性命令を組み合わせて実行す
るか否かを判断するサイズ制御回路のブロック図であ
る。＃１７０１のサイズ決定回路を使ってＩＲ０の命令
レジスターから基本命令のサイズを抽出し、そのデータ
を基に＃１７０２のマルチプレクサー回路でＩＲ１から
ＩＲ３までの範囲で想定される次の命令の先頭命令を選
択する。基本命令の命令サイズが最大命令幅に等しい場
合には属性命令は追加して実行されない。＃１７０３の
属性命令検出回路で基本命令に続く次の命令が属性命令
であるか否かが判断される。属性命令の場合、＃１７０
４の属性命令サイズ決定回路で１バイト属性命令の場合
１、２バイト属性命令の場合２、３バイト属性命令の場
合３と言った具合にサイズが生成され、＃１７０５の加
算回路で加算され、組み合わされて実行されたときの命
令サイズが生成される。＃１７０３の属性命令検出回路
は、その属性の種類に従って制御信号を生成する。間接
アドレッシングのポストインクリメント或いはポストデ
クリメント指定の場合にはＤＥＣ＿ＩＤ信号が１にな
る。また８ビット、１６ビット、２４ビット及び３２ビ
ットアドレッシング幅指定の場合にはＤＥＣ＿ＡＭ信号
が１になる。さらに８ビット、１６ビット、３２ビット
演算処理幅指定の場合にはＤＥＣ＿ＤＭ信号が１にな
る。ＡＬＵの演算処理の属性が指定されるとＤＥＣ＿Ａ
ＬＵ信号が１になる。図１８はレジスターの書き込み、
読みだし、属性レジスター回路である。＃１８０８は属
性命令が指定されずに基本命令のみが実行されるときの
命令の属性を指定する属性レジスターでビット１から０
はデータ処理幅を指定し、＃１８１１のマルチプレクサ
ーを通じてＤＭ信号として出力される。属性命令と組み
合わせて実行される場合には命令レジスターのビット１
から０のデータがＤＥＣ＿ＡＭ信号で解読、選択され、
ＤＭ信号として使用される。ＤＭ信号は０の時８ビット
幅を指定し、１の時１６ビット、３の時３２ビットのデ
ータ処理を指定する。属性レジスターのビット３から２
はアドレス範囲を指定するもので、＃１８１０のマルチ
プレクサーを通じてＡＭ信号として出力される。ＤＥＣ
＿ＡＭ信号は属性命令実行時、アドレス範囲指定された
場合に１となり命令レジスターのデータが属性レジスタ
ーに代わって出力される。ＡＭ信号はＯの時８ビットア
ドレス指定、１の時１６ビットアドレス指定、２の時２
４ビットアドレス指定、３の時３２ビットアドレス指定
を行う。属性レジスターのビット７から４はソースオペ
ランドのポストインクリメントおよびポストデクリメン
ト、デステイネーションオペランドのポストインクリメ
ントおよびポストデクリメントを指定するもので＃１８
０９のマルチプレクサー回路を通じて＃１８０７のＩＮ
Ｃ／ＤＥＣ制御回路の指定をする。ＤＥＣ＿ＩＤは属性
命令が実行されるときに１になり、命令レジスターの１
部が代わって出力される。＃１８０３のレジスター回路
は基本的に二つの入力ポート、二つの出力ポートを持つ
３２ビット幅のレジスター群で、この例では最小８ビッ
ト単位で指定が可能な１６本のレジスターからなり、８
ビット、１６ビット、２４ビット及び３２ビット単位で
書き込み、読み出しが可能である。通常、＃１８０４の
読みだし回路Ａ、＃１８０５の読みだし回路Ｂはレジス
ター間演算の場合、ＤＭ信号とレジスター読み出しアド
レスのＲＤＡおよびＲＤＢを使って任意のビット幅のレ
ジスターの値をＡＹおよびＢＹに出力し、＃１８１４の
ＡＬＵ回路のＡＬＵ＿ＡＢＵＳおよびＡＬＵ＿ＢＢＵＳ
にそのデータを設定し、結果がＡＬＵ＿ＱＢＵＳを通じ
てＡ［３１：０］のポートに入力されＷＲＡの書き込み
アドレスに従って、＃１８０１の書き込み回路で適当な
処理ビット幅およびレジスター位置を決定し、＃１８０
３のレジスター回路に新しいデータが書き込まれる。＃
１８０５の読み出し回路Ｂと＃１８０２の書き込み回路
Ｂはインダイレクトアドレッシング時のポストインクリ
メント及びポストデクリメント操作を実行する為のもの
で、ＡＭ信号で適当なアドレス範囲に指定されたレジス
ターの値をＢＹ信号に出力し、＃１８０７のＩＮＣ／Ｄ
ＥＣ制御回路を使って、Ｉ／Ｄ信号の指定により、その
ままの値、＋１した値及び−１した値を＃１８０２の書
き込み回路Ｂに送る。その後、ＷＲＢの書き込みアドレ
スとアドレス範囲指定のＡＭ信号を使って、新しいデー
タがレジスター回路に書き込まれる。図１９は属性命令
を含むプログラム例で、異なったサイズの基本命令と属
性命令が組み合わされている。属性１は１バイトの属性
命令で基本命令２に対する属性指定を行う、属性２は２
バイトの属性命令で基本命令４に対する属性指定を行
う。どちらの場合でも基本命令と属性命令のサイズの総
和は命令記憶装置の幅を越えない事とする。そうするこ
とで命令が結合されて実行される場合においても連続し
て１クロックで異なったサイズの命令を読み出すことが
できる。この例では命令１は１バイト命令、命令２は２
バイト命令という具合に基本命令を配置している。図２
０は属性命令を含むプログラムの命令記憶装置への格納
例である。下位ビットから上位ビットに向かって格納さ
れている。属性命令は二つのメモリー番地に渡って配置
されることも可能である。図２１は図２０の属性命令を
含むプログラムの実行時のシフトレジスター状態を示し
たもので、命令記憶装置に格納された命令群の移動状態
を命令読み込み用レジスターＩＲ０からＩＲ１０につい
て示している。命令の読み込み手順については図９と同
じである。主な違いは状態４）に入った場合、２バイト
の命令２に続く１バイトの属性命令１が１つの命令とし
てサイズ制御回路で判定され、ＩＳ信号＝２が生成さ
れ、３バイト命令として処理される。状態６）は２バイ
トの命令４が２バイトの属性命令２と組み合わせて実行
され、ＩＳ信号＝３が生成され４バイト命令として処理
される。図２２は図２０の属性命令を含むプログラムの
実行時の各信号の状態を図６の回路に対して示したもの
である。
【０００７】
【発明の効果】本発明の命令記憶装置と命令読み込み装
置を使うと、命令記憶装置の命令幅以内で異なったサイ
ズの命令を連続的に１クロックで実行できるように読み
込むことができる。これにより命令の基本幅をなるべく
小さくすることで、命令の定義の効率を上げる事ができ
る。またいかなる命令でも最小１クロックで実行処理で
きるため命令の処理速度を上げる事ができる。さらに現
在の命令ばかりでなく１つ先の命令をも解読することで
分岐命令をいち早く検出し、分岐する場合でも特別な場
合を除いて１クロックでスムーズに分岐処理ができる。
また命令記憶装置の幅を最下位レベルのマイクロコード
命令と同じ幅まで広げることで通常の命令と最下位レベ
ルの命令を同一記憶領域に定義し、１クロックで実行す
ることができる。上記の機能を実現するに必要な回路
は、命令記憶装置についていえばその構成を変えて単に
幅を広げるだけで、全体としての容量は同じである事、
また命令の先読みバッファーと同じ程度の大きさのシフ
トレジスター構造の命令読み込み装置を使用しているの
で、ほぼ現行の回路規模と同じで、性能を飛躍的に向上
することができる。また命令を単純化した基本命令群と
属性命令群に分けることで命令デコード回路の縮小化及
び高速化を可能にし、且つその２種類の命令を組み合わ
せて実行することで命令の多機能化をはかり、ＣＩＳＣ
型の命令をＲＩＳＣ型計算機の処理時間で実行できる。
置を使うと、命令記憶装置の命令幅以内で異なったサイ
ズの命令を連続的に１クロックで実行できるように読み
込むことができる。これにより命令の基本幅をなるべく
小さくすることで、命令の定義の効率を上げる事ができ
る。またいかなる命令でも最小１クロックで実行処理で
きるため命令の処理速度を上げる事ができる。さらに現
在の命令ばかりでなく１つ先の命令をも解読することで
分岐命令をいち早く検出し、分岐する場合でも特別な場
合を除いて１クロックでスムーズに分岐処理ができる。
また命令記憶装置の幅を最下位レベルのマイクロコード
命令と同じ幅まで広げることで通常の命令と最下位レベ
ルの命令を同一記憶領域に定義し、１クロックで実行す
ることができる。上記の機能を実現するに必要な回路
は、命令記憶装置についていえばその構成を変えて単に
幅を広げるだけで、全体としての容量は同じである事、
また命令の先読みバッファーと同じ程度の大きさのシフ
トレジスター構造の命令読み込み装置を使用しているの
で、ほぼ現行の回路規模と同じで、性能を飛躍的に向上
することができる。また命令を単純化した基本命令群と
属性命令群に分けることで命令デコード回路の縮小化及
び高速化を可能にし、且つその２種類の命令を組み合わ
せて実行することで命令の多機能化をはかり、ＣＩＳＣ
型の命令をＲＩＳＣ型計算機の処理時間で実行できる。
【図１】１クロック命令実行の為の命令読み込み処理回
路
路
【図２】アドレス制御回路
【図３】命令読み込み用シフトレジスター回路その１
【図４】命令読み込み用シフトレジスター回路その２
【図５】命令読み込み用シフトレジスター回路その３
【図６】シフトレジスター制御回路
【図７】異なったサイズの命令の実行例
【図８】異なったサイズの命令の命令記憶装置への格納
（図７参照）
（図７参照）
【図９】異なったサイズの命令の実行時のシフトレジス
ター状態
ター状態
【図１０】異なったサイズの命令の実行時の各信号の状
態（図９、図６参照）
態（図９、図６参照）
【図１１】命令実行時のタイミング
【図１２】＃６０７選択回路の真理値表
【図１３】最大命令幅の２倍の幅の命令記憶装置を使っ
た命令幅拡張方法
た命令幅拡張方法
【図１４】＃６１５シフトイネーブル制御回路の真理値
表
表
【図１５】＃６０８の制御回路の真理値表
【図１６】＃６１７の 制御回路の真理値表
【図１７】サイズ制御回路
【図１８】レジスター書き込み、読みだし、属性レジス
ター回路
ター回路
【図１９】属性命令を含むプログラム例
【図２０】属性命令を含むプログラムの命令記憶装置へ
の格納（図１９参照）
の格納（図１９参照）
【図２１】属性命令を含むプログラム実行時のシフトレ
ジスター状態
ジスター状態
【図２２】属性命令を含むプログラム実行時の各信号の
状態（図２１、図６参照）
状態（図２１、図６参照）
＃１０１・・アドレス制御回路 ＃１０２・・命
令記憶装置 ＃１０３・・命令読み込み用シフトレジスター ＃１０４・・シフトレジスター制御回路 ＃１０５・・サイズ制御回路 ＃１０６・・デ
コード回路 ＃１０７・・マルチプレクサー回路 ＃１０８・・パ
イプラインレジスター ＃１０９・・デコード回路 ＃１１０・・マ
ルチプレクサー回路 ＃１１１・・ＲＡＭ ＃１１２・・分
岐命令抽出決定回路 ＃２０１・・プログラムカウンター ＃２０２・・加
算回路Ａ＋Ｂ＋１ ＃２０３・・＋４加算回路 ＃２０４・・分
岐アドレス生成回路 ＃２０５・・マルチプレクサー回路 ＃２０６・・分
岐有効ＦＦ ＃２０７・・レジスター ＃２０８・・マ
ルチプレクサー回路 ＃３００・・マルチプレクサー回路 ＃３０１・・マ
ルチプレクサー回路 ＃３０２・・８ビットレジスター回路 ＃３０３・・マルチプレクサー回路 ＃３０４・・マ
ルチプレクサー回路 ＃３０５・・マルチプレクサー回路 ＃３０６・・８
ビットレジスター回路 ＃３０７・・マルチプレクサー回路 ＃３０８・・マ
ルチプレクサー回路 ＃３０９・・マルチプレクサー回路 ＃３１０・・８
ビットレジスター回路 ＃３１１・・マルチプレクサー回路 ＃３１２・・マ
ルチプレクサー回路 ＃３１３・・マルチプレクサー回路 ＃３１４・・８
ビットレジスター回路 ＃４００・・マルチプレクサー回路 ＃４０１・・マ
ルチプレクサー回路 ＃４０２・・マルチプレクサー回路 ＃４０３・・８
ビットレジスター回路 ＃４０４・・マルチプレクサー回路 ＃４０５・・マ
ルチプレクサー回路 ＃４０６・・マルチプレクサー回路 ＃４０７・・８
ビットレジスター回路 ＃４０８・・マルチプレクサー回路 ＃４０９・・マ
ルチプレクサー回路 ＃４１０・・マルチプレクサー回路 ＃４１１・・８
ビットレジスター回路 ＃５００・・マルチプレクサー回路 ＃５０１・・マ
ルチプレクサー回路 ＃５０２・・マルチプレクサー回路 ＃４０３・・８
ビットレジスター回路 ＃５０４・・マルチプレクサー回路 ＃５０５・・マ
ルチプレクサー回路 ＃５０６・・マルチプレクサー回路 ＃５０７・・８
ビットレジスター回路 ＃５０８・・マルチプレクサー回路 ＃５０９・・マ
ルチプレクサー回路 ＃５１０・・８ビットレジスター回路 ＃５１１・・８
ビットレジスター回路 ＃６００・・マルチプレクサー回路 ＃６０１・・Ｉ
ＮＶ回路 ＃６０２・・加算回路Ａ＋Ｂ ＃６０３・・設
定５／４回路 ＃６０４・・減算回路Ａ−Ｂ−１ ＃６０５・・設
定位置レジスター ＃６０６・・マルチプレクサー回路 ＃６０７・・選
択回路 ＃６０８・・制御回路 ＃６０９・・±
１回路 ＃６１０・・設定０回路 ＃６１１・・加
算器Ａ＋Ｂ＋２ ＃６１２・・ＩＮＶ回路 ＃６１３・・加
算器Ａ＋Ｂ＋２ ＃６１４・・比較器Ａ−Ｂ ＃６１５・・シ
フトイネーブル制御回路 ＃６１６・・ＯＲ回路 ＃６１７・・制
御回路 ＃６１８・・設定４回路 ＃１７０１・・サイズ決定回路 ＃１７０２・・
マルチプレクサー回路 ＃１７０３・・属性命令検出回路 ＃１７０４・・
属性命令サイズ決定回路 ＃１７０５・・加算回路 ＃１８０１・・書き込み回路Ａ ＃１８０２・・
書き込み回路Ｂ ＃１８０３・・レジスター回路 ＃１８０４・・
読みだし回路Ａ ＃１８０５・・読みだし回路Ｂ ＃１８０６・・
マルチプレクサー回路 ＃１８０７・・ＩＮＣ／ＤＥＣ制御回路 ＃１８０８・
・属性レジスター ＃１８０９・・マルチプレクサー回路 ＃１８１０・・
マルチプレクサー回路 ＃１８１１・・マルチプレクサー回路 ＃１８１２・・
ＡＮＤ回路 ＃１８１３・・マルチプレクサー回路 ＃１８１４・・
ＡＬＵ回路
令記憶装置 ＃１０３・・命令読み込み用シフトレジスター ＃１０４・・シフトレジスター制御回路 ＃１０５・・サイズ制御回路 ＃１０６・・デ
コード回路 ＃１０７・・マルチプレクサー回路 ＃１０８・・パ
イプラインレジスター ＃１０９・・デコード回路 ＃１１０・・マ
ルチプレクサー回路 ＃１１１・・ＲＡＭ ＃１１２・・分
岐命令抽出決定回路 ＃２０１・・プログラムカウンター ＃２０２・・加
算回路Ａ＋Ｂ＋１ ＃２０３・・＋４加算回路 ＃２０４・・分
岐アドレス生成回路 ＃２０５・・マルチプレクサー回路 ＃２０６・・分
岐有効ＦＦ ＃２０７・・レジスター ＃２０８・・マ
ルチプレクサー回路 ＃３００・・マルチプレクサー回路 ＃３０１・・マ
ルチプレクサー回路 ＃３０２・・８ビットレジスター回路 ＃３０３・・マルチプレクサー回路 ＃３０４・・マ
ルチプレクサー回路 ＃３０５・・マルチプレクサー回路 ＃３０６・・８
ビットレジスター回路 ＃３０７・・マルチプレクサー回路 ＃３０８・・マ
ルチプレクサー回路 ＃３０９・・マルチプレクサー回路 ＃３１０・・８
ビットレジスター回路 ＃３１１・・マルチプレクサー回路 ＃３１２・・マ
ルチプレクサー回路 ＃３１３・・マルチプレクサー回路 ＃３１４・・８
ビットレジスター回路 ＃４００・・マルチプレクサー回路 ＃４０１・・マ
ルチプレクサー回路 ＃４０２・・マルチプレクサー回路 ＃４０３・・８
ビットレジスター回路 ＃４０４・・マルチプレクサー回路 ＃４０５・・マ
ルチプレクサー回路 ＃４０６・・マルチプレクサー回路 ＃４０７・・８
ビットレジスター回路 ＃４０８・・マルチプレクサー回路 ＃４０９・・マ
ルチプレクサー回路 ＃４１０・・マルチプレクサー回路 ＃４１１・・８
ビットレジスター回路 ＃５００・・マルチプレクサー回路 ＃５０１・・マ
ルチプレクサー回路 ＃５０２・・マルチプレクサー回路 ＃４０３・・８
ビットレジスター回路 ＃５０４・・マルチプレクサー回路 ＃５０５・・マ
ルチプレクサー回路 ＃５０６・・マルチプレクサー回路 ＃５０７・・８
ビットレジスター回路 ＃５０８・・マルチプレクサー回路 ＃５０９・・マ
ルチプレクサー回路 ＃５１０・・８ビットレジスター回路 ＃５１１・・８
ビットレジスター回路 ＃６００・・マルチプレクサー回路 ＃６０１・・Ｉ
ＮＶ回路 ＃６０２・・加算回路Ａ＋Ｂ ＃６０３・・設
定５／４回路 ＃６０４・・減算回路Ａ−Ｂ−１ ＃６０５・・設
定位置レジスター ＃６０６・・マルチプレクサー回路 ＃６０７・・選
択回路 ＃６０８・・制御回路 ＃６０９・・±
１回路 ＃６１０・・設定０回路 ＃６１１・・加
算器Ａ＋Ｂ＋２ ＃６１２・・ＩＮＶ回路 ＃６１３・・加
算器Ａ＋Ｂ＋２ ＃６１４・・比較器Ａ−Ｂ ＃６１５・・シ
フトイネーブル制御回路 ＃６１６・・ＯＲ回路 ＃６１７・・制
御回路 ＃６１８・・設定４回路 ＃１７０１・・サイズ決定回路 ＃１７０２・・
マルチプレクサー回路 ＃１７０３・・属性命令検出回路 ＃１７０４・・
属性命令サイズ決定回路 ＃１７０５・・加算回路 ＃１８０１・・書き込み回路Ａ ＃１８０２・・
書き込み回路Ｂ ＃１８０３・・レジスター回路 ＃１８０４・・
読みだし回路Ａ ＃１８０５・・読みだし回路Ｂ ＃１８０６・・
マルチプレクサー回路 ＃１８０７・・ＩＮＣ／ＤＥＣ制御回路 ＃１８０８・
・属性レジスター ＃１８０９・・マルチプレクサー回路 ＃１８１０・・
マルチプレクサー回路 ＃１８１１・・マルチプレクサー回路 ＃１８１２・・
ＡＮＤ回路 ＃１８１３・・マルチプレクサー回路 ＃１８１４・・
ＡＬＵ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１０月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 １クロック可変長命令実行処理型
命令読み込み電子計算機
命令読み込み電子計算機
Claims (9)
- 【請求項１】基本となる最小命令幅を越える命令幅を有
する命令記憶装置を使って、命令記憶領域の中で連続し
た２つの番地にわたって分離して格納された命令でも、
その命令記憶装置の命令幅以内であれば、異なったサイ
ズの命令でも、基本的に連続して１クロックで実行する
ことを可能にする命令読み込み装置。 - 【請求項２】請求項１の最小命令幅がＫビットで、命令
記憶装置幅がＭビットの場合に、連続して１クロックで
命令を実行処理するために、Ｋビット幅のレジスターと
マルチプレクサー回路を１つの基本回路とし、最小構成
で全体としてＭ＊３−Ｋビットからなるシフトレジスタ
ー構造からなる命令読み込み装置。 - 【請求項３】請求項１の命令読み込み装置を使って次に
実行すべき命令を現在の命令を実行している間に解読し
て、有効な分岐命令であるかを確認した上でその分岐命
令を実行する段階で分岐先の命令を命令読み込み装置に
取り込む事により基本的に最小１クロックで分岐が可能
な命令読み込み装置で、その場合、分岐先の命令が１部
分しか読み込まれていない場合にはそれを検出し、完全
な命令を構成するように命令の読み込みを追加して分岐
を実行できるようにした命令読み込み装置。 - 【請求項４】請求項１の命令読み込み装置と命令記憶装
置を使って命令記憶装置幅を越え、その２倍以内の幅の
命令を実行する場合、その命令を１クロックで実行後、
２回に分けて命令読み込み用シフトレジスターをシフト
して次の命令の読み込みを実行する命令読み込み装置。 - 【請求項５】請求項１の命令読み込み装置とその命令記
憶装置の２倍の命令幅からなる命令記憶装置、さらにマ
ルチプレクサー回路を組み合わせることで、通常の命令
幅の２倍の幅の命令まで、連続して１クロックで実行す
ることを可能にする命令読み込み装置。 - 【請求項６】命令記憶装置の命令幅以内で最下位レベル
のマイクロコード幅を定義する事で通常の命令と最下位
マイクロコード命令を同一の命令記憶装置領域に混在し
て定義し、基本的に連続して１クロックで実行すること
を可能にする命令読み込み装置。 - 【請求項７】電子計算機で使用される命令を単純化した
基本命令とその命令の多機能化を指定する属性命令に分
離して定義し、命令実行時に基本命令だけ、或いは基本
命令と１つ以上の属性命令を組み合わせて実行する事に
より、実質的に多くの命令の定義と命令の高機能化を実
現し、且つ、組み合わせた命令の幅が命令記憶装置幅以
内であれば、連続的に１クロックでその複数の命令を処
理する実行処理装置と命令読み込み装置。 - 【請求項８】請求項７の基本命令の多機能化を指定する
属性命令として、演算のビット長指定、ＲＯＭ、ＲＡ
Ｍ、Ｉ／Ｏ空間を含むアドレス範囲の長さ指定、間接ア
ドレス指定時のソースオペランドおよびデステイネーシ
ョンオペランドのポストインクリメントやポストデクリ
メント指定、及びソース、デステイネーションオペラン
ド間の演算の関数指定を実行する処理装置。 - 【請求項９】請求項７の基本命令の多機能化を指定する
属性命令が基本命令と組み合わせて実行されない場合に
は、多機能化を指定する属性レジスターがその機能を指
定し、基本命令はその属性レジスターの機能指定に従っ
て実行する装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6181708A JPH07239780A (ja) | 1994-01-06 | 1994-06-30 | １クロック可変長命令実行処理型命令読み込み電子計 算機 |
| US08/368,225 US5673410A (en) | 1994-01-06 | 1995-01-03 | System for aligning varying width instructions in a computer |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2177194 | 1994-01-06 | ||
| JP6-21771 | 1994-01-06 | ||
| JP6181708A JPH07239780A (ja) | 1994-01-06 | 1994-06-30 | １クロック可変長命令実行処理型命令読み込み電子計 算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07239780A true JPH07239780A (ja) | 1995-09-12 |
Family
ID=26358870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6181708A Pending JPH07239780A (ja) | 1994-01-06 | 1994-06-30 | １クロック可変長命令実行処理型命令読み込み電子計 算機 |
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| Country | Link |
|---|---|
| US (1) | US5673410A (ja) |
| JP (1) | JPH07239780A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008083873A (ja) * | 2006-09-26 | 2008-04-10 | Yamaha Corp | デジタル信号処理装置 |
| JP2009104614A (ja) * | 2008-11-25 | 2009-05-14 | Renesas Technology Corp | 情報処理装置 |
| CN111290791A (zh) * | 2019-02-20 | 2020-06-16 | 上海天数智芯半导体有限公司 | 具有高性能密码操作的标量单元 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998006042A1 (en) * | 1996-08-07 | 1998-02-12 | Sun Microsystems, Inc. | Wide instruction unpack method and apparatus |
| US5859992A (en) * | 1997-03-12 | 1999-01-12 | Advanced Micro Devices, Inc. | Instruction alignment using a dispatch list and a latch list |
| TW357318B (en) * | 1997-03-18 | 1999-05-01 | Ind Tech Res Inst | Branching forecast and reading device for unspecified command length extra-purity pipeline processor |
| US6243798B1 (en) * | 1997-10-28 | 2001-06-05 | Microchip Technology Incorporated | Computer system for allowing a two word jump instruction to be executed in the same number of cycles as a single word jump instruction |
| US6496920B1 (en) * | 1998-03-18 | 2002-12-17 | Qiuzhen Zou | Digital signal processor having multiple access registers |
| US6292845B1 (en) * | 1998-08-26 | 2001-09-18 | Infineon Technologies North America Corp. | Processing unit having independent execution units for parallel execution of instructions of different category with instructions having specific bits indicating instruction size and category respectively |
| GB2393270B (en) * | 2002-09-19 | 2005-07-27 | Advanced Risc Mach Ltd | Executing variable length instructions stored within a plurality of discrete memory address regions |
| US9639371B2 (en) * | 2013-01-29 | 2017-05-02 | Advanced Micro Devices, Inc. | Solution to divergent branches in a SIMD core using hardware pointers |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556253A (en) * | 1978-10-23 | 1980-04-24 | Yokogawa Hokushin Electric Corp | Data processor |
| JPS5694444A (en) * | 1979-12-28 | 1981-07-30 | Fujitsu Ltd | Information processing device |
| JPS59154547A (ja) * | 1983-02-22 | 1984-09-03 | Hitachi Ltd | 命令読出し制御方式 |
| JPS60117335A (ja) * | 1983-11-30 | 1985-06-24 | Hitachi Ltd | 情報処理装置 |
| JPS63163634A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | 命令フエツチ方式 |
| JPH03257625A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electric Ind Co Ltd | 命令コード解読方法 |
| JPH04286027A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | データ処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5438668A (en) * | 1992-03-31 | 1995-08-01 | Seiko Epson Corporation | System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer |
-
1994
- 1994-06-30 JP JP6181708A patent/JPH07239780A/ja active Pending
-
1995
- 1995-01-03 US US08/368,225 patent/US5673410A/en not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5556253A (en) * | 1978-10-23 | 1980-04-24 | Yokogawa Hokushin Electric Corp | Data processor |
| JPS5694444A (en) * | 1979-12-28 | 1981-07-30 | Fujitsu Ltd | Information processing device |
| JPS59154547A (ja) * | 1983-02-22 | 1984-09-03 | Hitachi Ltd | 命令読出し制御方式 |
| JPS60117335A (ja) * | 1983-11-30 | 1985-06-24 | Hitachi Ltd | 情報処理装置 |
| JPS63163634A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | 命令フエツチ方式 |
| JPH03257625A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electric Ind Co Ltd | 命令コード解読方法 |
| JPH04286027A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | データ処理装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008083873A (ja) * | 2006-09-26 | 2008-04-10 | Yamaha Corp | デジタル信号処理装置 |
| JP2009104614A (ja) * | 2008-11-25 | 2009-05-14 | Renesas Technology Corp | 情報処理装置 |
| CN111290791A (zh) * | 2019-02-20 | 2020-06-16 | 上海天数智芯半导体有限公司 | 具有高性能密码操作的标量单元 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5673410A (en) | 1997-09-30 |
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