JPS63163634A - 命令フエツチ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機の命令フェッチに係り、特にバイト単
位の長さの命令を先取りするのに好適な命令フェッチ方
式に関する。

〔従来の技術〕

従来の命令は２バイト、あるいは２バイトの整数倍であ
ることが多く、命令先取り回路では単にメモリから２バ
イト、あるいは２バイトの整数倍のデータをあらかじめ
取込んでおくだけのものであった。従って１バイト命令
や２バイト以上の命令が混在している命令系列を扱う場
合、マイクロプログラムなどで必要なバイト数の命令を
、切り出す処理が必要であった。

〔発明が解決しようとする問題点〕

従来方式では、１バイトの命令や２バイト以上の命令が
混在しているような命令系列を扱う場合。

必要なバイト数の命令を切り出すのに、マイクロプログ
ラムで数ステップかかつていた。これは全実行マイクロ
ステップの２０〜４０％を占めることになり、実行性能
の向上に関して大きなオーバーヘッドとなっている。

本発明の目的は、上記問題点を解決した命令フェッチ方
式を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するため本発明では、複数バイトからな
るワード幅でアクセス可能なデータを格納するための記
憶装置とのインターフェイスと、該ワード幅からなる第
１のレジスタと第２のレジスタとを連結し、その全体を
シフトレジスタとして動作させる手段と、該インターフ
ェイスから該ワード幅のデータを読込み、該第２のレジ
スタに書込む手段と、第１のレジスタから該ワード幅に
等しいか、それ以下の任意の要求データ幅のデータを取
出す手段と、第１のレジスタ内のデータがすべて有効か
どうかを保持する第３のレジスタと。

第２のレジスタ内の有効なデータのデータ幅を保持する
第４のレジスタと、要求データ幅と該第４のレジスタの
内容とを比較する手段と、該比較手段による比較結果と
第３のレジスタの内容とによって第１のレジスタと第２
のレジスタとを連結したシフトレジスタにシフトの指示
をする手段とを具備して構成する。

〔作用〕

第１のレジスタには常に１次に取り出す命令を先頭に含
むデータを入れておくようにし、命令が要求されると第
１のレジスタの先頭から必要なバイト数の命令を取出す
、第１のレジスタはただちにシフト動作によって第２の
レジスタからデータが補充される。第２のレジスタが空
になると、記憶装置からデータを読み込んで補充する。

〔発明の実施例〕

以下、本発明の一実施例を図面を用いて説明する６本実
施例では記憶装置のアクセス幅は４バイトとし、要求バ
イト数は１〜４バイトとする。

第１図は、本発明による命令フェッチ方式の一実施例を
示すブロック図である。第１図において４バイトの入力
バッファレジスタ１（以下、ＩＢＩ）、４バイトの入力
レジスタ２（以下、ＩＲ２）は連結されて８バイトのシ
フトレジスタ３として、動作する。すなわちシフト制御
信号４１〜４４のいずれかによって１バイト〜４バイト
左にシフトすることができる。シフトレジスタ３は例え
ば第３図のように構成することができる。第３図におい
て４１〜４４以外の各データ線は８ビット分を表わして
おり、１つの四角は８ビット分のレジスタを表わしてい
る。第１図の命令取出し回路４では選択信号５１〜５４
のいずれかにより、ＩＢＩのうちの１〜４バイトを右ず
めで命令レジスタ５に転送する回路であり１例えば第４
図のように構成することができる。第４図においても５
１〜５４以外のデータ線は８ビット分を表わしている。

有効フラグ６はＩＢＩの中の４バイトがすべて有効のと
き１、そうでないときＯを保持する。８はＩＲ２の中の
有効バイト数を保持するカウントレジスタ（ＢＯ）、１
５はＩＲ２の中に有効データがないときに１、そうでな
いとき０を保持する空き状態フラグ、１０は次に取り出
したい命令のバイト数を保持する要求レジスタ（Ｂｌ）
１０である。カウントレジスタ８と要求レジスタ１０の
内容を比較する比較器１０の出力は、補助レジスタ（Ｂ
２）１１に保持する。セレクタ７は比較器９および有効
フラグ６の内容に従ってカウントレジスタ８．要求レジ
スタ１０．補助レジスタ１１のいずれかの内容を選択し
てシフトレジスタ３にシフト制御信号を送出する。１２
はアドレスレジスタ、１３は制御回路、１４は演算回路
、２１〜２３はそれぞれ外部制御バス、外部アドレスバ
ス、外部データバス、２４と２５は内部のデータバスで
ある。

第２図は、第１図の命令フェッチ方式の−実施例の構成
を制御するマイクロ命令のフィールドを表わしており、
命令フェッチ制御フィールド３１は、Ｎｏｏｐ　（無操
作）　、　ｆｅｔｃｈ　ｎ　ｂｙｔｅｓ　（ｎバイト取
出しの指示）　＋　ｒｅａｄ　（記憶装置から読込み開
始の指示）　、　ｒｅｓｅｔ（初期リセット）のいずれ
かを指定し、要求バイト数フィールド３２は、　ｆｅｔ
ｃｈ　ｎｂｙｔｅｓのときのバイト数を指定する。

本実施例ではカウントレジスタ８．要求レジスタ１０．
要求バイト数フィールド３２は、いずれも２ビツトで、
００，０１．１０．ｌｉはそｔＬぞれ１，２，３，４バ
イトであることを表すものとする。

比較器９は、カウントレジスタ８と要求レジスタ１０を
入力し、両者の内容を比較し、両者の大小判定、両者の
差の計算をするもので、たとえば第５図に示すＰＬＡに
よって実現できる。第５図の１ｂ１′と１ｂｏｌは入力
であり、’ｂｘ＜ｂｏ’。

’　ｂ　ｉ　＝ｂ　Ｑ　’　Ｈ’　ｂ　０−５１　’　
＋　’　ｂ　１−１）　Ｏ’は入力のビットパターンに
対応するそれぞれの出力ビツトパターンである。

演算回路１４は、補助レジスタ１１の内容ｂ２に対して
（４−ｂｚ）の値を求める回路で１例えば第６図に示す
ＰＬＡによって実現できる。第６図において、　′ｂ２
′は入力ビツトパターンであり、’４−ｂｚ’は（４−
ｂｚ）を表わす出力ビツトパターンである。ここで　１
ｂ２＋　、　１４−ｂ２ｊの００，０１，１０．１１は
それぞれ１，２，３゜４バイトを表わしているものとす
る。

なお、第５図、第６図において、−は無効データであり
、他の条件から使われることはない。

次にｆｆ１１図に示す本実施例の動作について第７図〜
第９図のフローに従って詳細に説明する。

命令フェッチフィールド３１がＮｏｏｐのときは何も動
作を起こさないｅ　ｒｅｓｅｊのときの動作は第７図の
ようになる。まずステップ７１で、あらかじめ設定され
ているアドレスレジスタ１２の内容を外部゛アドレスバ
ス２２に送出し、同時に制御回路１３から外部制御バス
２１に対して読込信号（ｒｅａｄ信号）を送出し、ステ
ップ７２でアドレスレジスタ１２の内容を＋４する。ス
テップ７３で、外部バスサイクルの完了を待って外部デ
ータバス２３から入力レジスタ２に４バイトのデータを
読込む、ステップ７４で、入力レジスタ２の内容を４バ
イトシフトし、入力バッファレジスタ１に移す。ステッ
プ７５で空き状態フラグ１５を１に。

ステップ７６で補助レジスタ１１の内容を４にする。（
これは第８図ステップ８６の処理を生かし、第６図の第
４エントリーを活用するためである）またステップ７７
で有効フラグ６を１にセットし、ステップ７８でｒｅａ
ｄの処理を行ない、その後ｒｅｓＱｔの処理が終了する
。この状態で入力バッファレジスタ１には有効な命令が
４バイト分、また入力レジスタ２にもその続きの４バイ
ト分が設定される。

命令フェッチフィールド３１がｒｅａｄのときの動作は
第８図のようになる。

第８図のステップ８１で、空き状態フラグ１５の内容を
調べ、もし０であればｒｅａｄの処理は終了する。もし
１であれば、ステップ８２でアドレスレジスタ１２の内
容を外部アドレスバス２２に送出し、同時に制御回路１
３から外部制御バス２１に対して読込信号（ｒｅａｄ信
号）を送出し、ステップ８３でアドレスレジスタ１２の
内容を＋４する。

ステップ８４で、外部バスサイクルの完了を待って外部
データバス２３から入力レジスタ２に４バイトのデータ
を読込む、ステップ８５で、もし有効フラグ６がＯであ
れば入力バッファレジスタ１と入力レジスタ２を連結し
たシフトレジスタ３に対し、補助レジスタ１１の内容を
セレクタ７で選択してシフト動作を指示する。有効フラ
グ６が１のときはシフトしない。ステップ８６で、カウ
ントレジスタ８に４−ｂｚ（ただしｂｚは補助レジスタ
の内容）を設定し、ステップ８７で有効フラグ６を１に
、また、ステップ８８で空き状態フラグ１６をＯに設定
する。　ｒｅａｄ終了時には、入力バッファレジスタ１
には次に読むべき命令系列が４バイトまで保証されてい
ることになる。

次に、命令フェッチフィールド３１がｆｅｔｃｈ　ｎｂ
ｙｔｅｓのときの動作を第９図にもとづき説明する。

第９図のステップ９１で、有効フラグ６を調べ、０であ
れば１．ステップ９２で、ｒｅａｄの処理を行なう、そ
の後、あるいは有効フラグ６が１であったときは、ステ
ップ９３で、要求バイト数フィールド３２の内容を要求
レジスタ１０に設定し、ステップ９４で、要求レジスタ
１０の内容ｂ１とカウントレジスタ８の内容ｂｏを比較
器９で比較する。

比較器９の出力から、大小判定により、ｂｚ＜ｂ。

あるいはｂｉ＝ｂｏの場合には、ステップ９５で。

入力バッファレジスタ１の内容から、命令取出し回路４
に要求レジスタ１０の内容で取出し指示を与えることに
より、必要なバイト数の命令を命令レジスタ５に取出す
。また、同時にシフトレジスタ３に、要求レジスタ１０
の内容をセレクタ７で選択してシフトを指示することに
より、要求バイト数だけシフトする。つづいてステップ
９６で、カウントレジスタ８と要求レジスタ１０の内容
の差、つまり比較器９の’ｂｏ−ｂｔ’出力をカウント
レジスタ８に設定し、ステップ９７で、もし、ｂｚ＝ｂ
ｏであったら空き状態フラグ１５を１にセットし、　ｆ
ｅｔｃｈ処理を終了する。

もしｂｌ＞ｂｏであったら、ステップ９８で、入力バッ
ファレジスタ１の内容から、命令取出し回路４に要求レ
ジスタ１０の内容で取出し指示を与えることにより、必
要なバイト数の命令を命令レジスタ５に取出す、また同
時に、シフトレジスタ３にカウントレジスタ８の内容を
セレクタ７で選択してシフトを指示することにより、入
力レジスタ２内の有効データのバイト数だけシフトする
。

続いてステップ９９で、カランｌ−レジスタ８の内容を
０にし、補助レジスタ１１に、要求レジスタ１０とカウ
ントレジスタ８の内容の差、つまり比較器９の’ｂ１　
ｂｏ’出力を設定し、ステップ９１０で有効フラグをＯ
にし、ｆｅｔｃｈ処理を終了する。

本実施例では１ワード内のバイトデータのアドレス付Ｈ
がレジスタ内の右方が大きい場合を示したが、逆に左方
が大きい場合についても同様に実現できることはいうま
でもない。

また１本実施例では内部データバス２４．２５等に接続
されているプロセッサの本体ならびにマイクロプログラ
ム制御回路については示していないが、通常のマイクロ
プロセッサ及びその制御回路を用いればよく、またその
違いが本発明に影響を与えるものではないこともいうま
でもない。

〔発明の効果〕

本発明によれば、１バイトあるいは２バイト以上の命令
が混在している場合に、常に次に取り出すべき命令が特
定のレジスタの先頭に存在し、必要なバイト数をマイク
ロ命令で指定するだけで取り出すことができるので、命
令の取り出しにかかるオーバヘッドがなくなり、実行の
高速化が図れる。

また、取り出し後に記憶装置からデータを補充する場合
に、その開始タイミングをマイクロ命令で指定できるの
で、バスサイクルの空いているときに開始できるように
制御できるので高速化の効果を高めることが可能である
。

【図面の簡単な説明】

第１図は、本発明による命令フェッチ方式の一実施例を
示すブロック図、第２図は本実施例における、マイクロ
命令のフォーマットの一部を示す図、第３図は本実施例
中のシフタの論理図例、第４図は同じく命令取出し回路
の論理図例、第５図。 第６図は本実施例中の比較回路のＰＬＡ構成図。 第７図〜第９図は一本方式の制御手順を示すフローチャ
ートである。

Claims (1)

1. 【特許請求の範囲】 １、複数バイトからなるワード幅でアクセス可能なデー
   タを格納するための記憶装置とのインターフェイスとを
   介して該ワード幅のデータを読み出し、該読み出したデ
   ータを該ワード幅からなる第１のレジスタと第２のレジ
   スタとを連結してなるシフトレジスタにおける、該第２
   のレジスタに書込み、第１のレジスタから該ワード幅に
   等しいか、それ以下の任意の要求データ幅のデータを取
   り出し、第２のレジスタに書きこまれたデータを第１の
   レジスタにシフトさせることを特徴とする命令フェッチ
   方式。 ２、上記シフトレジスタは上記第１のレジスタ内のデー
   タがすべて有効かどうかを示す情報を保持する第３のレ
   ジスタと、第２のレジスタ内の有効なデータのデータ幅
   を保持する第４のレジスタとを含み、要求データ幅と該
   第４のレジスタの内容とを比較した比較結果と第３のレ
   ジスタの内容とによつて上記シフトレジスタにシフトの
   指示をすることを特徴とする第１項記載の命令フェッチ
   方式。 ３、該インターフェイスから該ワード幅のデータを読込
   み、該第２のレジスタに書き込む処理を開始するタイミ
   ングをマイクロ命令で指定することを特徴とする第１項
   または第２項記載の命令フェッチ方式。