JPH02208728A - 仮想命令キャッシュ再補充アルゴリズム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本願は、計算システムの成る側面を開示するものであっ
て、これについては本願と同時に出願された以下の米国
特許出願にも記載されている：Ｅｖａｎｃｅ　ｅｔ　ａ
ｌ、、　ＡＮ　ＩＮＴＥＲＦＡＣＨＢｆ！ＴＷｆ！ＥＮ
　Ａ　ＳＹＳＴＥＭＣＯＮＴＲＯＬ　ＵＮＩＴ　ＡＮＤ
　Ａ　ＳＹＳＴＥＭ　ＰＲＯＣＥＳＩＮＧ　ＶＮＩＴ　
ＯＦ八へＩＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ（ディジタル
コンピューターのシステム制御装置とシステム処理装置
との間のインターフェース）　：　Ａｒｎｏｌｄ　ｅｔ
　ａｌ、＋ＭＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳ
　ＦＯＲＩＮＴＥＲＦＡＣＩＮＧ　Ａ　ＳＹＳＴＥＭＣ
ＯＮＴＲＯＬ　ＵＮＩＴ　ＦＯＲＡ　ＭＵＬＴＩＰＲＯ
Ｃｆ！５ＳＯＲＳＹＳＴＥＭＷＩＴＨＴＨＩ！　ＣＥＮ
ＴＲＡＬ　ＰＲＯＣＥＳＳＩＮＧ　ＩＩＮＩＴｓ　　（
中央処理装置を持ったマルチプロセッサ　システムのシ
ステム制御装置をインターフェースする方法及び装置）
　　：　Ｃａｇｌｉａｒｄｏ　ｅｔ　ａｔ、、　ＭＩＥ
ＴＨＯＤ　ＡＮＤＭＥＡＮＳ　ＦＯＲＩＮＴＥＲＦＡＣ
ＩＮＧ　Ａ　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ
ＦＯＲＡ　ＭＯＬＴＩ−ＰＲＯＣＥＳＳＯＲ５ＹＳＴＥ
河りＩＴ）Ｉ　ＴＨＥ　ＳＹＳＴＥＭＭＡＩＮ　？ＩＥ
ＭＯＲＹ　　（システム主メモリーを持ったマルチプロ
セッサーシステムのシステム制御装置をインターフェー
スする方法及び装置）：Ｄ。

Ｆｉｔｅ　ｅｔ　ａｌ、、　Ｍｌ！ＴＲ０Ｄ　ＡＮＤ　
ＡＰＰＡＲＡＴＵＳ　ＦＯＲＲ１！５ＯＬＶＩＮＧ　Ａ
　ＶＡＲＩＡＢＬＥ　ＮＵＭＢＥＲＯＦ　ＰＯＴＥＮＴ
ＩＡＬＭｌ！ＭＯＲＹ　ＡＣＣＩ！ＳＳ　Ｃ０ＮＦＬＩ
ＣＴＳ　ＩＮ　Ａ　ＰＩＰＥＬＩＮＥＤＣＯＭＰＵＴＩ
Ｉ！ＲＳＹＳＴＥＭ　　（パイプライン方式コンピュー
ターシステムにおける可変個数の潜在的メモリーアクセ
ス矛盾を解決する方法及び装置）：Ｄ、　Ｆｉｔｅ　ｅ
ｔ　ａｌ、、　ＤＥＣＯＤＩＮＧ　ＭＵＬＴＩＰＬＥ　
５ＰＥＣＩＦＩＥＲＳＩＮ　Ａ　ＶＡＲＩＡＢＬＩＥ　
Ｌｍ！ＮＧＴＨｌＮ５ＴＲＵＣＴＩＯＮ　ＡＲＣＨＩＴ
ＥＣＴＵＲＢ（可変長命令アーキテクチャにおける多重
指定子の解読）　：Ｈｅｒｍａｎ　ｅｔ　ａｌ、、　Ｐ
ＩＰＥＬＩＮＥ！　ＰＲＯＣＩＥＳＳＩＮＧＯＦ　ＲＨ
ＧＩＳＴＥＲＡＮＤ　ＲＥＧＩＳＴＥＲＭＯＤＩＦＹＩ
ＮＧ　５ＰＥＣＩＦＩＥＲ５ＷＩＴＨＩＮ　ＴＨＩＩ！
　ＳＡＭＢ　ｌＮ５ＴＲＵＣＴＩＯＮ　（同じ命令内で
のレジスター及びレジスター修飾指定子のパイプライン
処理）　　：　　Ｍｕｒｒａｙ　ａｔ　ａｌ、、　ＭＵ
ＬＴＩＰＬＥＩＮＳＴＲＵＣＴＩＯＮ　ＰＲＨＰＲＯＣ
ＥＳＳＯＩＮＧ　ＳＹＳＴＥＭ　［ＴＩ（ＤＡＴＡＤＢ
ＰＥＮＤＢＮＣＹ　ＲＥＳＯＬＵＴＩＯＮ　ＦＯＲＤＩ
ＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ３（ディジタルコンピュ
ーターのデータ依存分解能を持った多重命令処理システ
ム）　　：　　Ｄ、　Ｆｉｔｅｅｔ　ａｌ、、　ＰＲＨ
ＰＲＯＣＥＳＳＩＮＧ　ＩＭＰＬＩＥＤ　５ＰＥＣＩＦ
ＩＢＲ３ＩＮ　Ａ　ＰＩＰＢＬＩＮＥ！Ｄ　ＰＲＯＣＥ
ＳＳＯＲ（パイプライン化したプロセッサーにおける暗
示指定子の前処理）：Ｄ、　Ｆｉｔｅ　ｅｔ　ａｌ、、
　ＢＲＡＮＣＨＰＲＥＤＩＣＴＩＯＮ　　（ブランチ予
測）　：　Ｆｏｓｓｕｍ　ｅｔ　ａｌ、、　ＰＩＰＥＬ
ＩＮＥＤ　ＦＬＯＡＴＩＮＧＰＯＩＮＴ　ＡＤＤＥＲＦ
ＯＲＤＩＧＩＴＡＬ　ＣＯＭＰＵＴＥＲ：　　（ディジ
タルコンピューターのパイプライン化浮動小数点加算器
）　　：　　Ｇｒｕｎｄｍａｎｎ　ｅｔ　ａｌ、＋　５
ＥＬＦ　ＴＩＭＥＤＲＥＧＩＳＴＩ！ＲＦＩＬＥ　　（
自己計時レジスターファイル）：Ｂｅａｖｅｎ　　ｅｔ
　　ａｌ、、　　ＭＥＴ）！００　　ＡＮＤ　　ＡＰＰ
ＡＲＡＴＵＳ　　ＦＯＲＤＥＴＥＣＴＩＮＧ　ＡＮＤ　
Ｃ０ＲＲＥＣＴＩＮＧ　ＥＲＲＯＲＳ　ＩＮ　Ａ　ＰＩ
ＰＥＬＩＮＥＤＣＯＭＰ［ＪＴＥＲＳＹＳＴＥＭ　　（
パイプライン化コンピューターシステムにおいて誤りを
検出し訂正する方法及び装置）　　：　　Ｆｌｙｎｎ　
ｅｔ　ａｌ、、　ＭＥＴＨＯＤ　ＡＮＤＭＥＡＮＳ　Ｆ
ＯＲＡＲＢＩ↑ＲＡＴＩＮＧ　ＣＯＭ阿υＮＩＣＡＴＩ
ＯＮ　ＲＥＱＵＥＳＴＳＵＳＩＮＧ　Ａ　ＳＹＳＴＥＭ
　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＩＮ　Ａ　ＭＩＩＬＴＩ
−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ　（マルチプロセン
サーシステムにおいてシステム制御装置を使って通信要
求を調停する方法及び手段）　　：　　Ｅ、　Ｆｉｔｅ
　ｅｔ　ａｌ、。

Ｃ０ＮＴＲ０Ｌ　　ＯＦ　　Ｍ口ＬＴＩＰＬＩ！　　Ｆ
ＵＮＣＴＩＯＮ　　ＵＮＩＴＳ　　ＷＩＴＨＰＡＲＡＬ
ＬＥＬ　０ＰＥＲＡＴＩＯＮ　ＩＮ　Ａ　ＭＩＣＲＯＣ
ＯＤＨＤ　ＥＸＥＩＣＵＴＩＯＮυＮＩＴ　（マイクロ
コード化された実行装置における並列動作機能付き多重
機能装置の制ａ＞　　：Ｗｅｂｌｆ、　Ｊｒ、　ｅｔ　
ａｌ、、　ＰＲＯＣｆ！５ＳＩＮＧ　ＯＦ　ＭＢＭＯＲ
Ｙ　ＡＣＣＥＳＳＨＸＣＥＰＴＩＯＮＳ　ＷＩＴＨＰＲ
ＥＦＢＴＣＩｌｆ！Ｄ　ｌＮ５ＴＲＵＣＴＩＯＮＳＷＩ
ＴＨＩＮ　　ＴＨＥ　　ｌＮ５ＴＲＵＣＴＩＯＮ　　Ｐ
ＩＰＩＥＬＩＮＥ　　ＯＦ　　Ａ　　ＶＩＴＵＡＬＭｆ
ｒＭＯＲＹ　ＳＹＳＴＢＭ−ＢＡＳＩＩ！Ｄ　ＤＩＧＩ
ＴＡＬ　ＣＯＭＰＵＴＥＲ（仮想記憶装置システムベー
スドディジタルコンピューターの命令パイプライン内で
の先取りされた命令に伴うメモリーアクセス除外の処理
）：１１ｅｔｈｅｒｉｎｇｔｏｎ　ｅｔ　ａｌ、、　Ｍ
ＥＴＨＯＤ　ＡＮＤ　ＡＰＰＡＲＡＴＵＳＦＯＲＣ０Ｎ
ＴＲ０ＬＬＩＮＧ　ＴＨＥＣＯＮＶＥＲＳＩＯＮ　ＯＦ
　ＶＩＰＴＵＡＬＴＯＰＨＹＳＩＣＡＬ　　ＭＥＭＯＲ
Ｙ　　ＡＤＤＲＢＳＳＥＳ　　ＩＮ　　Ａ　　ＤＩＧＩ
ＴＡＬＣＯＭＰＵＴＥＲＳＹＳＴＥＭ　　（ディジタル
コンピューターシステムにおける仮想メモリーアドレス
から物理的メモリーアドレスへの変換を制御する方法及
び装置）　：　Ｈｅｔｈｅｒｉｎｇｔｏｎ　ｅｔ　ａｌ
、、　ＷＲＩＴＥ　ＢＡＣＫＢＵＦＦｆ！ＲＷＩＴＨＥ
ＲＲＯＲＣ０ＲＲＩＥＣＴＩＮＧ　ＣＡＰＡＢｒＬＩＴ
ＩＥＳ（誤り訂正能力を持ったライトバックバッファー
）　　：　Ｆｌｙｎｎ　ｅｔ　ａｌ、、　ＭＥＴＨＯＤ
　ＡＮＤ　ＭＢＡＮＳ　ＦＯＲＡＲＢＩＴＲＡＴＩＮＧ
　ＣＯＭＭＩＪＮＩＣＡＴＩＯＮ　ＲＥＱＵＨＳＴＳ　
ＵＳＩＮＧ＾　ＳＹＳＴＥＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩ
Ｔ　　ＩＮ　Ａ　ＭＵＬＴＩＰＩ？ＯＣＥＳＳＩＮＧＳ
ＹＳＴＥＭ　（多重処理システムにおいてシステム制御
装置を使って通信要求を調停する方法及び手段）　　：
　Ｃｈｉｎｎａｓｗａｖ　ｅｔ　ａｌ、＋　ＭＯＤＵＬ
ＡＲＣＲＯ５ＳＢＡＲＩＮＴＥＲＣＯＮＮＩＩＣＴＩＯ
Ｎ　　ＮＥＴＷＯＲＫ　　ＦＯＲＤＡＴＡ　　ＴＲＡＮ
ＳＡＣＴＩＯＮＳＢＥＴＷＥＥＮ　ＳＹＳＴＥＭ　ＵＮ
ＩＴＳ　ＩＮ　Ａ　ＭＵＬＴＩ−ＰＲＯＣＥＳＳＯＲＳ
ＹＳＴＩＩ！Ｍ　（多重処理システムにおけるシステム
装置間でのデータトランザクションのためのモジエラー
クロスバ−相互接続ネットワーク）：Ｐｏ１ｚｉｎ　ｅ
ｔ　ａｌ、、　ＭＥＴＦＩＯＤ　ＡＮＤ　ＡＰＰＡＲＡ
ＴＵＳ　ＦＯＲＩＮＴＥＲＦＡＣｒＮＧ　Ａ　ＳＹＳＴ
ＢＭ　Ｃ０ＮＴＲ０Ｌ　ＵＮＩＴ　ＦＯＲＡＭＩＩＬＴ
Ｉ−ＰＲＯＣＥＳＳＯＲＳＹＳＴＥＭ　ＷＩＴＨＩＮＰ
ＵＴｌｏＵＴＰＵＴＵＮＴＳ　（入出力装置を有するマ
ルチプロセッサーシステムのためのシステム制御装置を
インタフェースする方法及び装置）　：　Ｇａｇｌｉａ
ｒｄｏ　ｅｔ　ａｌ、＋ＭＢＭＯＲＹ　Ｃ０ＮＦＩＧＵ
ＲＡＴＩＯＮ　ＦＯＲＵＳＢ　ＷＩＴＨＭＥＡＮＳＦＯ
ＲＩＮＴｔ！ＲＦＡＣＩＮＧ　Ａ　ＳＹＳＴＥＭ　Ｃ０
ＮＴＲ０Ｌ　ＵＮＩＴ　ＦＯＲＡ　ＭＵＬＴＩ−ＰＲＯ
ＣＥＳＳＯＲＳＹＳＴＥＭ　ＷＩＴＨＴＨＥ　ＳＹＳＴ
ＥＭＨ＾ＩＮ　ＭＥＭＯＲＹ　　（システム主メモリー
を持ったマルチプロセッサーシステム用のシステム制御
装置をインターフェースする手段に用いるメモリー排列
）　：　Ｇａｇｌｉａｒｄｏ　ｅｔ　ａｌ、、　ＭＥＴ
）１００　ＡＮＤ　ＭＥＡＮＳＦＯＲＥＲＲＯＲＣＨＥ
ＣＫＩＮＧ　ＯＦ　ＤＲＡＭ−ＣＯＮＴＲＯＬ　５ＩＧ
ＮＡＬＳＢＥＴＷＥＥＮ　５ＹＳＴ聞ＭＯＤＵＬＩ！Ｓ
　（システムモジュール間のドラム制御信号の誤りチエ
ツクのための方法及び手段）。

本発明は、高速ディジタルコンピューターの仮想命令キ
ャッシュ（ＶＩＣ）に関し、特に、ＶＩＣを制御して可
変長命令を先取りし位置合わせすることに関する。

（従来技術とその問題点） 最も進歩したコンピューターは、命令アクティビティの
全シーケンスをパイプライン方式で実行する。第１の例
はディジタル・イクイプメント社（Ｄｉｇｉｔａｌ　Ｅ
ｑｕｉｐｍｅｎｔ　Ｃｏｒｐｏｒａｔｉｏｎ＋　　１１
１Ｐｏｗｄｅｒ＋＊ｉｌｌ　Ｒｏａｄ＋　Ｍａｙｎａｒ
ｄ、　ＭＡ　９７１５４−１４１８　）が製造、販売し
ているＶＡＸ　　８６００コンピユーターである。ＶＡ
Ｘ８６００用の命令パイプラインは、１９８５年のディ
ジタル・テクニカル・ジャーナル第１号、第８−２３ペ
ージの−Ｔ、　Ｐｏｓｓｕｍ他の「ｖＡＸ　８６００シ
ステムの概観」（Ｔ。

Ｐｏｓｓｕｍ　ａｔ　ａｌ、、　　“Ａｎ　Ｏｖｅｒｖ
ｉｅｗ　ｏｆ　ｔｈｅ　ＶＡＸ　８６００Ｓｙｓｔｅｍ
、　”　Ｄｉｇｉｔａｌ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕ
ｒｎａｌ、　Ｎｏ、　ＬＡｕｇｕｓｔ　１９８５．　ｐ
ｐ、８−２３）に記載されている。命令取り出し、命令
解読、オペランドアドレス生成、オペランド取り出し、
命令実行、及び結果格納のために別々のパイプラインス
テージが設けられている。

パイプライン処理能力を効率良く活用するためには、パ
イプラインの各ステージを占拠させ続けておき、その所
期の機能を、実行されるべき次の命令に対して行なわせ
るのが望ましい。そのために、命令取り出しステージは
命令を検索して、システムクロックの各処理間で次のス
テージにそれを送らなければならない、さもなければ、
命令ストリームの流れ中断はパイプラインの漏れを引き
起こし、時間を浪費するパイプライン全体の再スタート
が必要となる。勿論、パイプラインの目的は、コンピュ
ーターの全体としての速度を高めることである。そこで
、パイプラインを中断させる事態を避けることが非常に
有益である。

しかし、成るコンピューターに使われる命令のセットは
可変長型のものであり、命令バッファーを一層複雑にす
る。換言すると、命令（オブコード）が解読されるまで
、命令バッファーは命令ストリームのうちの次の何バイ
トまでが現在の命令に属するのか「分からない」。従っ
て、命令バッファーは命令ストリームの予め選択された
数のバイトをロードすることにより応答することが出来
るに過ぎないが、これは一つの命令全体を含むことも含
まないこともある。命令解読器は、即値命令に関連する
バイトを消費するだけである。その後、命令バッファー
は、存在するバイトのうちの何個が解読器により使われ
たかを判定し、未使用のバイトを最下位の場所ヘシフト
させ、次に空のバッファー場所に命令ストリームの次の
バイトを充填しなければならない。

主メモリーを参照して命令ストリームのうちの次のバイ
トを検索するには、必然的に複数のクロックサイクルを
必要とする。主メモリーへのアクセスを避けるために、
多くのディジタルコンピューターは、処理装置と主メモ
リーとの間に高速のキャッシュを有する。このキャッシ
ュへのアクセスには処理装置のクロックの小数のサイク
ルを要するに過ぎないが、仮想アドレスを物理的アドレ
スに変換することがしばしば必要となる。命令ストリー
ムへのアクセスを更に速めるために、キャッシュを専ら
命令を格納するためのみに使用するシステムがある。こ
の「命令キャッシュ」へ虫アクセスは、しばしば、命令
がその仮想アドレスで格納されるので、仮想アドレスか
ら物理的アドレスへの変換を伴わない。高速仮想命令キ
ャッシュにおける命令ストリームへのこのアクセスには
、処理装置のクロックの僅かｌサイクルを必要とするに
過ぎない。しかし、仮想命令キャッシュは主メモリーの
一部を包含するだけであり、仮想命令キャッシュを参照
するばは、そのたびに、要求されたアドレスを所望のア
ドレスと比較して所望の命令ストリームが存在するか否
か最初に判定し、次に要求された命令ストリームを検索
する必要がある、従って、命令のセントが可変長である
の、命令バッファーは、現在解読されつつある命令がＶ
ＩＧの参照を必要とするか否か予測することは出来ない
。

仮想命令キャッシュの参照を多数回行なうことを阻止す
るために、命令解読器に使われると予想される命令スト
リームの後続の予め選択された数のバイトを維持する先
取りバッファーを設ける。

このプロセスは、仮想命令キャッシュへの不可避の参照
に先んじるものである。

仮想命令キャッシュは命令ストリームの一部のみを包含
するものであるので、命令バッファーへの再補充は仮想
命令キャッシュにおいて「ミス」となることがあり、こ
れは主メモリーからの取り出しを必要とする。この様な
主メモリーからの取り出しには多数のクロックサイクル
を要するので、パイプラインを中断させることとなる。

命令を高速で且つ効率的な実行を図るべくディジタルコ
ンピューターの命令パイプラインを確実に満杯状態にし
ておくために、命令バッファーは、命令ストリームの予
め選択された数の後続のバイトを格納する第１及び第２
の先取りバッファーを包含する。第１先取りバッファー
は、その中に包含されている選択された数の順次のバイ
トを検索するために独立にアドレス指定可能である。現
在の解読されているバイトの数に対応する数の命令スト
リームの順次のバイトを解読器に再補充する手段が設け
られる。この再補充手段は、第１先取りバッファーから
命令ストリームのバイトを順次検索し、その検索された
命令ストリームの各バイトに対応する「妥当ビット」を
セットする。第２命令バツフアーが包含しなければなら
ないのは全ての妥当なバイト又は全ての不当なバイトだ
けであるので、第２命令バフフアーのために保持しなけ
ればならないのは唯一の妥当なビットだけである。第１
先取りバッファーには、命令ストリームの予め選択され
た数の後続のバイトが、その中に包含されている命令ス
トリームの各バイトに対応する妥当なビットの全てがク
リアされると、再補充される。同様に、第２先取りバッ
ファーには、それが空になった時に命令ストリームの後
続の予め選択された数のハイドが再補充される。

次に、図面を参照して本発明を具体的に説明する。

（実施例） 本発明は、色々な形で実施することが出来るものである
が、その特定の実施例のみを図示し、以下に説明する。

しかし、本発明は、ここに開示した特定の形に限定され
るものではなく、特許請求の範囲の欄において定義され
た発明の精神及び範囲に属するあらゆる修正、同等物、
及び変形を網羅することが意図されている。

第１図はパイプライン方式コンピューターシステム１０
の一部分の最高レベルのブロック図である。システム１
０は、主メモリー１４へのアクセスを有する少なくとも
１個の中央処理装置（ＣＰＵ）１２ををする。この種の
システムでは、主メモリー１４を共有することにより、
追加のＣＰＵを使用することが出来ることが理解されね
ばならない。

ＣＰＵ１２内では、個々の命令の実行は、複数の小さな
タスクに分解される。それらのタスクは、その目的に最
適化された専用の、別々の独立した機能単位により実行
される。

各命令は結局は相異なる動作を行なうのであるが、各命
令を分解して得られた小さなタスクの多くは全ての命令
に共通である。一般に、命令の実行中、命令取り出し、
命令解読、オペランド取り出し、実行、及び結果格納の
ステップが行なわれる。そこで、専用のハードウェアス
テージを使うことにより、これらステップを重ね合わせ
て命令処理の総量を増やすことが出来る。

パイプラインを通じたデータ経路は、各パイプラインス
テージの結果を次のパイプラインステージに転送するた
めのレジスターのそれぞれの組を含む、これらの転送レ
ジスターは、共通のシステムクロックによりクロックさ
れる。例えば、第１クロツクサイクルにおいて、命令取
り出しに専用されるハードウェアにより第１の命令が取
り出される。第２クロツクサイクルにおいて、その取り
出された命令は転送されて命令解読ハードウェアにより
解読され、同時に次の命令が命令取り出しハードウェア
によって取り出される。第３クロツクサイクルにおいて
、各命令がバイブラインの次のステージにシフトされ、
新しい命令が取り出される。この様にして、パイプライ
ンが満たされた後は、各クロックサイクルの終了時に命
令が完全に実行され終っている。

このプロセスは、製造環境における組み立てラインに似
ている。各労働者は、その作業ステージを通過する各製
品に対して専ら単一のタスクを行なう、各タスクが行な
われてゆくとき、その製品は完成に近づいてゆく。最終
ステージで、労働者がその割当のタスクを行なう毎に、
完成した製品が組み立てラインから出て行（。

第１図に示されている様に、ＣＰＵ１２は少なくとも３
個の機能単位、即ち、メモリーアクセス装置１６、命令
装置１８、及び実行装置２０、に区分されている。

メモリーアクセス装置１６は主キャッシュ２２を含んで
おり、このキャッシュは、平均では、命令装置１８及び
実行装置２０が主メモリー１４のアクセス時間より速い
速度でデータを処理することを可能にする。このキャッ
シュ２２は、データ要素の選択された所定のブロックを
格納する手段と、翻訳バッフブー２４を介して命令装置
１８から命令を受取って、指定されたデータ要素にアク
セスする手段と、キャッシュ２２に格納されているブロ
ック内に該データ要素があるか否か検査する手段と、指
定されたデータ要素を含むブロックのためのデータがそ
の様に格納されていない時に、キャッシュ２２内のデー
タの指定されたブロックを読み出す手段とを含む。換言
すると、キャッシュは主メモリーへの「窓」を提供する
ものであり、命令装置１８及び実行装置２０が必要とす
るかも知れないデータを内蔵する。同様のキャッシュ及
び翻訳バッフブーの較正と動作とはレビー氏及びニック
ハウ不・ジュニア氏の下記の論文に記載されている： Ｃｈａｐｔｅｒ　１１　ｏｆ　Ｌｅｖｙ　ａｎｄ　Ｅｃ
ｋｈｏｕｓｅ、　Ｊｒ、。

Ｃｏｇ＊ｐｕｔｅｒ　Ｐｒｏｇｒａｍｏ＋ｉｎｇ　ａｎ
ｄ　Ａｒｃｈｉｔｅｃｔｕｒｅ、　ＴｈｅＶＡＸ−１１
＋　　Ｄｉｇｉｔａｌ　　Ｅｑｕｉｐｍｅｎｔ　Ｃｏｒ
ｐｏｒａｔ’ｘｏｎ、ｐｐ。

３５１−３６８　　（１９８０）。

若し、命令装置１８及び実行装置２０が必要とするデー
タ要素がキャッシュ２２内に発見されなければ、該デー
タ要素は主メモリー１４から得られるが、該プロセスに
おいては、追加のデータを含むブロック全体が主メモリ
ー１４から得られてキャッシュ２２に書き込まれる。時
間及び記憶スペースの局所性の原理により、次に命令装
置及び実行装置がデータ要素を希望する時には、先にア
ドレス指定されたデータ要素を含むブロック内にこのデ
ータ要素が発見される確立が高い。従って、命令装置１
８及び実行装置２０が要求するデータ要素をキャッシュ
２２が既に包含している可能性がある。一般に、キャッ
シュ２２は主メモリー１４より迄かに高い速度でアクセ
スされるので、主メモリー１４は、それに応じて、コン
ピューターシステム１０の平均的性能を著しく低下させ
ずにキャッシュ２２より遅いアクセス時間を持つことが
出来る。従って、主メモリー１４は低速で安価な記憶素
子で構成される。

翻訳バッファー２４は、最後に使用された仮想アドレス
から物理的アドレスへの翻訳を格納する高速連想記憶装
置である。仮想記憶システムでは、単一の仮想アドレス
への参照が、所望の情報が利用可能となる前に数回のメ
モリー参照を行なわせる原因となることがある。しかし
、翻訳バッファー２４を使用した場合には、翻訳は、単
に翻訳バッファー２４において「ヒツト」を発見するこ
とに還元される。

命令装置１Ｂは、プログラムカウンター２６と、主キャ
ッシュ２２から命令を取り出すための仮想命令キャッシ
ュ（Ｖ　Ｉ　Ｇ）とを含む。プログラムカウンター２６
は、好ましくは、主メモリー１４及びキャッシュ２２の
物理的記憶場所ではなくて仮想記憶場所をアドレス指定
する。そこで、命令を検索することが出来る様になる前
に、プログラムカウンター２６の仮想アドレスを主メモ
リー１４の物理的アドレスに翻訳しなければならない。

従って、プログラムカウンター２６の内容はメモリーア
クセス装置１６に転送され、ここで翻訳バッファー２４
は該アドレス変換を行なう。命令は、その変換されたア
ドレスを使ってキャッシュ２２内のその物理的記憶場所
から検索される。キャッシュ２２は、その命令をデータ
復帰ラインを介してＶＩＣ２８に送る。

一般に、ＶＩＣ２８は、プログラムカウンター２６によ
り指定されたアドレスの所期設定された命令を内蔵し、
アドレス指定された命令は直ちに命令バッファー（ＩＢ
ｔｌＦＦＢＲ）　３０への転送に利用可能となる。バッ
ファー３０から、アドレス指定された命令は、オプコー
ド及び指定子の両方を解読する命令解読器３２に供給さ
れる。オペランド処理装置（ＯＰＵ）３４は、指定され
たオペランドを取り出し、それを実行装置２０に供給す
る。

０ＰＵ３４は仮想アドレスも生成する。特に、０ＰＵ３
４は、メモリーソース（読み出し）オペランド及び宛先
（書き込み）オペランドの仮想アドレスを生成する。メ
モリー読み出しオペランドについては、０ＰＵ３４は、
それらの仮想アドレスをメモリーアクセス装置１６に送
り、そこで該仮想アドレスは物理的アドレスに翻訳され
る。その後、メモリーソースオペランドのためのオペラ
ンドををり出すためにキャッシュ２２の物理的記憶場所
がアクセスされる。

各命令において、第１のバイトはオプコードを包含し、
後続のバイトは、解読されるべきオペランド指定子であ
る。各指定子の第１バイトは、その指定子のためのアド
レス指定モードを示す。このバイトは普通は半々に分解
され、一方の半分はアドレス指定モードを指定し、他方
の半分は、アドレス指定に使われるべきレジスターを指
定する。

命令は好ましくは可変長を有し、１９８０年１２月２３
日に５ｔｒｃｃｋｅｒ氏外に発せられた米国特許第４．
２４１，３９７号に開示されている様に、同じコードで
色々な種類の指定子を使うことが出来る。

命令を処理する第１段階は、命令のオプコード部分を解
読することである。各命令の第１部分は、該命令で行な
われるべき操作と、使われるべき指定子の個数及び種類
とを指定するオブコードから成る。解読は、命令解読器
３２においてテーブル参照法を使って行なわれる。その
後、実行装置２０は、指定された操作についての所定の
開始アドレスから、所期設定されていたマイクロコード
を実行してゆくことにより、指定された操作を行なう。

また、解読器３２は、命令においてソースオペランド指
定子及び宛先オペランド指定子が生じる場所を決定し、
該命令の実行の前に前処理のために該指定子を０ＰＵ３
４に送る。本発明の再補充方法及び装置に使うのに好都
合な命令解読器が、前記のｐ、　Ｆｉｔｅ氏外により「
可変長命令アーキテクチャにおける多重指定子の解読」
と題して年　　月　　日に出願された米国特許出願第　
　　　　　号に記載されており、これを参照により本書
の一部とする。

命令が解読された後、０ＰＵ３４は該オペランド指定子
を分解し、その有効アドレスを計算する；このプロセス
は、ＧＰＲを読み出して、場合によっては自動インクリ
メント又は自動デクリメントによりそのＧＰＲを修正す
る操作を含む。オペランドは、その有効アドレスから構
成される装置２０に送られ、該実行装置は命令を実行し
、その結果を、その命令についての宛先ポインターによ
り特定された宛先に書き込む。

命令が実行装置２０に送られる毎に、命令装置１８はマ
イクロコード指名アドレスと、（１）ソースオペランド
を見出すことの出来る実行装置レジスターファイルの場
所と（２）結果を格納するべき場所とについてのポイン
ターの組とを送る。

実行装置２０内で、キュー３６の組は、マイクロコード
指名アドレスを格納するためのフォークキューと、ソー
スオペランドの場所を格納するためのソースポインター
キューと、宛先場所を格納するための宛先ポインターキ
ューとを含む。これらのキューは、各々、複数の命令に
ついてのデータを保持することの出来るＦＩＦＯバッフ
ァーである。

実行装置２０もソースリスト３８を含み、これはＧＰＲ
のコピーとソースオペランドのリストとを内蔵する複数
のポートを有するレジスターファイルである。そこで、
ソースポインターキュー内の項目は、レジスターオペラ
ンドのＧＰＲ場所を指すか又はメモリー及びリテラルオ
ペランドについてのソースリストを指す。メモリーアク
セス装置１６及び命令装置１８は共にソースリスト３８
に項目を書き込み、実行装置２０は、命令を実行するの
に必要なオペランドをソースリスト３８から読み出す。

命令を実行するために、命令装置２０は、発令装置４０
と、マイクロコード実行装置４２と、算術論理装置（Ａ
ＬＵ）４４と、リタイア装置４６とを包含する。

本発明は、パイプライン方式の処理装置に特に有用であ
る。前述した様に、処理装置の命令取り出しハードウェ
アが一つの命令を取り出している間に他のハードウェア
が第２の命令の命令コードを解読し、第３の命令のオペ
ランドを取り出し、第４の命令を実行し、第５の命令の
処理済みデータを格納していることがある。第２図は、
ＡＤＤＬ３　　ＲＯｌＢｌ　２　（Ｒ１）　、Ｒ２等の
代表的命令のパイプラインを示す。これは、変位モード
のアドレス指定を使う長ワード加算である。

この命令のバイブライン方式実行の第１ステージにおい
て、該命令のプログラムカウントが作られる；これは普
通はプログラムカウンター（ＰＣ）２６を先の命令から
インクリメントするか、又は分岐命令の目標アドレスを
使うことによって行なわれる。次に、パイプラインの第
２ステージにおいて、ＶＩＣ２８にアクセスするために
ＰＣが使われる。

パイプラインの第３ステージにおいて、キャッシュ２２
から命令データを得て命令解読器３２により使用し、或
は該データをＩＢＵＦＦＥＲ３０にロードすることが出
来る。命令解読器３２は、詳しく後述する様に、単一の
サイクルでオプコードと３個の指定子とを解読する。Ｒ
Ｏ及びＲ２の数はＡＬＵ４４に渡され、Ｒ１の数はバイ
ト変位と共に解読サイクル終了時に０ＰＵ３４に送られ
る。

第４ステージにおいて、０ＰＵ３４は、そのＧＰＲレジ
スターファイルの場所Ｒ１の内容を読み、その値を指定
された変位（１２）に加え、その結果として得られたア
ドレスをアドレス生成ステージの終了時にＯＰ　　ＲＥ
ＡＤ要求と共に翻訳バッファー２４に送る。

第５ステージにおいて、メモリーアクセス装置１６は、
第４ステージにおいて生成されたアドレスを実行するべ
く選択する。翻訳バッファー２４を使って、メモリーア
クセス装置１６はアドレス翻訳ステージにおいて仮想ア
ドレスを物理的アドレスに翻訳する。次にその物理的ア
ドレスはキャッシュ２２をアドレス指定するために使わ
れるが、それはパイプラインの第６ステージにおいて読
まれる。

パイプラインの第７ステージにおいて、命令はＡＬＵ４
４に対して発せられ、該ＡＬＵは二つのオペランドを加
え合わせて、その結果をリタイア装置４６に送る。

第４ステージにおいて、Ｒ１及びＲ２についてのレジス
タ一番号と、メモリーデータについてのソースリスト場
所へのポインターとが実行装置に送られ、ポインターキ
ューに格納される。次にキャッシュ読み出しステージに
において、実行装置はソースリスト中の二つのソースオ
ペランドを探す。この特別の例において、それはレジス
ターデータＲＯのみを発見するが、このステージの終了
時に該メモリーデータは到着して、該レジスターファイ
ルの無効にされた読み出しと置換される。

この様にして、両方のオペランドが命令実行ステージに
おいて利用可能となる。

パイプラインの第８のリタイアステージにおいて、結果
データはリタイアキューの次の項目と対にされる。数個
の機能実行装置が同時に作動していることがあり得るが
、単一のサイクルで唯一の命令がリタイアさせられる。

例示されたパイプラインの最後の第９ステージにおいて
、データは実行装置２０及び命令装置１８の両方のレジ
スターファイルのＧＰＲ部分に書き込まれる。

ここで第３図を参照すると、仮想命令キャッシュ（ＶＩ
Ｃ）２８のブロック図が示されている。

ＶＩＣ２８は、４グループの自己タイミング式ランダム
アクセスメモリー（ＳＴＲＡＭ）から成り、主メモリー
１４への窓として作用する。この点に関してＶＩＣ２Ｂ
は主キャッシュ２２と同様に機能する。ＶＩＣＳＴＲＡ
Ｍ（７）第１グループは、主キャッシュ２２から検索さ
れた実際の命令ストリーム（ＩＳＴＲＥＡＭ）のための
記憶スペースを提供するデータＳＴＲＡＭ５０である。

詳しく言えば、データＳＴＲＡＭ５０は各々６４ビット
幅を持った１０２４個の記憶場所を包含する。データＳ
ＴＲＡＭ５　Ｑの大きさから、ＩＳＴＲＥＡＭがカッド
ワード（８バイト）パケットとして検索されることが明
らかであろう。従って、主キャッシュ２２とＶＩＣ２８
との間のデータ経路も６４ビット幅であり、Ｉ　ＳＴＲ
ＥＡＭのカッドワードを各システムクロックサイクルで
転送することが出来る。

ＰＣ２６は、Ｉ　ＳＴＲＥＡＭの各カッドワードをアド
レス指定するために３２ビット仮想アドレスのビット１
２：３をデータＳＴＲＡＭ５０に送る。ビット２：０は
、各カントワード内の個々のバイトをアドレス指定する
ためにのみ必要なものであるので、不要である。ＶＩＣ
２８を適切に作動させるためには、個々のバイトをアド
レス指定出来ることは必要でない。むしろ、ＶＩＧ２Ｂ
においてアドレス指定することの出来るＩＳＴＲＥＡＭ
の最小のインクリメントはカッドワードである。

果に、ＩＳＴＲＥＡＭを格納するために利用出来るのは
１０２４カツドワード記憶場所に過ぎないので、上位ビ
ット３１：１３はデータＳＴＲＡＭ５０のアドレス指定
には使われない。従って、１０２４個のデータ記憶場所
の各々に唯一のアドレスを提供するには１０ビット１２
：３で充分である（即ち、２”＝　１０２４）。

しかし、データＳＴＲＡＭ５０をアドレス指定するのに
上位のビット３１：１３は使われないので、同一のデー
タＳＴＲＡＭ記憶場所に格納されなければならないカン
トワードが複数個ある。例えば、アドレス１１１１１１
１１１１１１１１１１１１１００００００００００にあ
るカッドワードは、アドレス０１１１１１１１１１１１
１１１１１１１００００００００００にあるカッドワー
ドと同じデータＳＴＲＡＭ記憶場所に格納される。

両方のアドレスが同じ下位１０ビットを共有するので、
同じデータＳＴＲＡＭ記憶場所を共有する。

実際、各データＳＴＲＡＭ記憶場所は１．０４８．５７
６（２”＝１．０４８．５７６）個のカッドワードのう
ちのどの１個をも記憶することが出来る。

従って、これらのカントワードのうちのどれをデータＳ
ＴＲＡＭ記憶場所の各々に格納するかを決定するために
、−組のタグＳＴＲＡＭ５２が設けられている。タグＳ
ＴＲＡＭ５２は、カッドワードアドレスの上位１９ビッ
ト３１：１３を記憶する。しかし、ＩＳＴＲＥＡＭは４
個のカッドワードブロックで主キャッシュ２２から検索
される。

換言すれば、成るブロックの第１カントワードについて
の主キャッシュ２２に対する要求は、後続の３個のカン
トワードをも主キャッシュ２２から戻させる結果をもた
らす。ブロックでのＩＳＴＲＥＡＭの検索は、時間及び
記憶スペースの局所性の原理を満たし、ＶＩＣ２８の全
体としての動作を促進する。従って、１０２４個のデー
タＳＴＲＡＭ記憶場所は、僅か２５６個のタグＳＴＲＡ
Ｍ記憶場所（各カッドワードブロックに対して１個）に
より特定される。そこで、タグＳＴＲＡＭ５２は２５６
個の１９ビット記憶場所を包含し、この２５６個の記憶
場所（２’＝２５６）の各々を特定するのに仮想アドレ
スの８ビット（１２：　５）で充分である。

ＶＩＣ２８の動作は、Ｉ　ＳＴＲＥＡＭを主キャッシュ
２２から検索するのに使われる方法によって促進される
。Ｉ　ＳＴＲＥＡＭについての要求は常に位置合わせさ
れたカッドワードであり、ブロック内のどのカッドワー
ドについてのものであることも出来る。しかし、主キャ
ッシュ２２は、要求されたカッドワードと、ブロックを
満たす次の全てのカッドワードとで応答するのみである
。ブロック内の要求以前のカッドワードは主キャッシュ
２２から戻されない。例えば、若しＶＩＣ２８が成るブ
ロック内の第３カツドワードを要求すれば、第３及び第
４カツドワードのみが主キャッシュ２２から戻されてデ
ータＳＴＲＡＭ５０に書き込まれる。Ｉ　ＳＴＲＥＡＭ
を検索するこの方法は二つの理由で採用される。第１に
、そのブロック内の第１カツドワードではなくて、要求
されたカッドワードを最初に戻すことにより、要求され
たＩＳＴＲＥＡＭアドレスが直ちに利用可能となり、臨
界応答時間が向上する。第２に、ブロックの残りは殆ど
使用されないことを動作モデルが示している。

データＳＴＲＡＭ５０内にはブロックの一部のみが存在
し得るので、どのカッドワードが妥当であるかを絶えず
注意していることが必要である。

従って、カッドワード妥当ＳＴＲＡＭ５４が設けられて
いる。各カントワードについて妥当ビットがデータＳＴ
ＲＡＭ５０内に維持される。カッドワード妥当ＳＴＲＡ
Ｍ５４はタグＳＴＲＡＭ５２と同様に組織されていて、
２５６個の４ビット記憶場所を包含する。各記憶場所は
データＳＴＲＡＭ５０に格納されているデータの４個の
カッドワードブロックに対応し、４個の妥当ビットの各
々は該ブロック内のカッドワードに対応する。そこで、
タグＳＴＲＡＭ５２と同様に、カッドワード妥当ＳＴＲ
ＡＭは仮想アドレスの８ビット１２：５によりアドレス
指定される。

しかし、ＩＢＵＦＦＥＲ３０が要求した特定のＩＳＴＲ
ＥＡＭカントワードが妥当であるか否か判定するために
は、個々のカッドワード妥当ビットも個別にアドレス指
定可能でなければならない。

マルチプレクサ５６がカッドワード妥当ＳＴＲＡＭ５４
のビット出力に接続されている。マルチプレクサ５６の
選択入力は仮想アドレスのカッドワード特定ビット４：
３に接続されている。例えば、記憶場所ｏｏｏｏｏｏｏ
ｏｏｏｏｏｏｏｏｏｏ。

０１１１１１１１１０１０００に格納されているカッド
ワードについてのＩ　ＢＵＦＦＥＲ３０からの要求は、
カントワード妥当ＳＴＲＡＭの記憶場所１１１１１１１
１に格納されている４個のカッドワード妥当ビットがマ
ルチプレクサ５６に送られるという結果をもたらす。仮
想アドレスのビット４：３は、第１カツドワード（記憶
場所０１）が所望のカッドワードであることを示す。そ
こで、マルチプレクサ５６の選択ラインは、選択された
カッドワードに対応するカントワード妥当ビットをマル
チプレクサ出力に送らせる。

最後に、ＶＩＣ−３ＴＲＡＭ５８の第４グループは、デ
ータＳＴＲＡＭ５０に格納されている各ブロックについ
ての妥当ビットを包含する。そこで、ブロック妥当ＳＴ
ＲＡＭ５Ｂは、２５６個の１ビット記憶場所を包含し、
仮想アドレスのビット１２：５によりアドレス指定され
る。ＶＩＣ２８は、ブロック内のどのカッドワードが妥
当であるかを知らなければならないのみならず、そのブ
ロック自体が妥当であるか否かを確かめなければならな
い。この時、選択されたカッドワードがＩＢＵＦＦＥＲ
３０に転送されるのをＶＩＣ２８が許す前にブロック妥
当ビットがセットされなければならないことを理解すれ
ば充分である。しかし、ブロック妥当ＳＴＲＡＭは実際
にはＶＩＣ２８の動作をフラッシュ時に促進するために
二組のＳＴＲＡＭから成っている。何時でも、二組のＳ
ＴＲＡＭのうちの選択された一つが、ＶＩ０２８内のデ
ータの現在の状態を反映するブロック妥当ビットを格納
している。ＶＩＣ２８内のデータのアドレス指定された
ブロックの妥当性を表わす、アドレス指定されたブロッ
ク妥当ビットは、マルチプレクサ２３６により、ＳＴＲ
ＡＭの第１のｍＣＡ組）から（７）　ｒＢＬＯｃＫ　　
Ａ　　ＶＡＬＩＤ　Ｊビットとして、又はＳＴＲＡＭの
第２の組（Ｂ組）からの「ＢＬｏＣＫ　Ｂ　ｖＡＬＩＤ
」ビットとして選択される。ＶＩＣ２８のこの特徴につ
いては、第９図に示されている回路の動作の説明と関連
させて詳しく説明する。

Ｉ　ＳＴＲＥＡＭの選択されたカッドワードについての
Ｉ　ＢＵＦＦＥＲ要求時に、ＰＣ２６に包含されている
仮想アドレスはＩＣ２Ｂに送られる。

ＶＩ０２８は、この要求に応じて、その要求されたカッ
ドワードがデータＳＴＲＡＭ５０内に存在するか否か判
定し、若し存在するならば、それが妥当であるか否か判
定する。ＰＣ仮想アドレスのビット３１：１３は１９ビ
ット比較器６０の１人力に送られる。比較器６０への第
２人力はタグＳＴＲＡＭ５２の出力に接続されている。

前以て、データＳＴＲＡＭ５０に格納されているカッド
ワードのアドレスのビット３１：１３がタグＳＴＲＡＭ
５２に格納されである。従って、これらの、前以て格納
されたビット３１：１３は、比較器６０に第２人力とし
て与えられる。若しそれら二つのアドレスが一致すれば
、比較器６０のアサートされた出力が１人力として３人
力ＡＮＤゲート６２に送られる。同時に、該ブロック及
びカッドワード妥当ビットもＡＮＤゲート６２に入力と
して送られる。従って、これら三つの信号のいずれかが
アサートされなければ、ＡＮＤゲート６２はＭＩＳＳ信
号を生成する。逆に、これら三つの信号が全てアサ＼−
トされれば、ＡＮＤゲート６２はＨＩＴ信号を生成する
。ＭＩＳＳ信号は主キャッシュ２２に対して要求を新た
に出させ、ＢＩＴ信号はデータＳＴＲＡＭ５０から選択
されたデータのカントワードを送らせる。

ＰＣ２６は実際には数個の別々のプログラムカウンター
から成る。各システムクロックサイクル時に、２個のＰ
Ｃ（ＰＲＥＦＥＴＣＨＰＣ又はＭＴＡＧ）のうちの１個
が選択されて、その仮想アドレスがＶＩＣ２８に送られ
る。一般に、ＰＲＥＦＥＴＣＨＰＣに内蔵されている仮
想アドレスが選択されてＶＩＧ２８に送られる。

ＰＲＥＦＥＴＣＨＰＣは、常に、ＩＢＵＦＦＥＲが受け
入れそうな次のカントワードを指している。

ＩＢＵＦＦＥＲがＶＩＣ２８からのＩＳＴＲＥＡＭを受
け入れる毎に、ＰＲＥＦＥＴＣＨＰＣは順次コードで１
カツドワードだけインクリメントされる。ＩＳＴＲＥＡ
Ｍが分岐する時、ＰＲＥＦＥＴＣＩ（ＰＣに正しい宛先
アドレスがロードされる。

しかし、Ｉ　ＳＴＲＥＡＭが主キャッシュ２２から要求
され送られる時には、ＭＴＡＧに内蔵されている仮想ア
ドレスが選択されてＶＩＣ２８に送られる。ＶＩＣ２８
が主キャッシュ２２からＩＳＴＲＥＡＭの複数のカッド
ワードを受け取った時、ＶＩＣ２８のアドレスは主キャ
ッシュ応答の各サイクルで１カツドワードだけインクリ
メントされなければならない。ＰＲＥＦＥＴＣＨｐｃは
、若し命令解読器３２が、常に、ＩＳＴ’ＲＥＡＭが主
キャッシュ２２から到着すると、その全てを消費するな
らば、ＰＲＥＦＥＴＣＨＰＣはこの目的に役立つ。実際
上、これは常に可能というわけではない。従って、ＰＲ
ＥＦＥＴＣＨＰＣから独立した第２のｐｃが、ＶＩＣ２
８内のＩＳＴＲＢＡＭを格納するために使われる。主キ
ャッシュ２２からの応答が完了すると、ＶＩＣ２Ｂをア
ドレス指定するためにＰＲＥＦＥＴＣＨＰＣが再び使わ
れる。主キャッシュ２２に対する要求が無い時には、Ｍ
ＴＡＧにはＶＩＣアドレスの先の値がロードされる。

ここで第４図を参照すると、ＩＢＵＦＦＥＲ３０が示さ
れている。ＩＢＵＦＦＥＲ３０は解読のためにデータを
位置合わせし、後続の順次命令を先取りすることによっ
て命令装置１８の処理速度を高める機能を行なう。ＩＢ
ＵＦＦＥＲ３０は、ＩＳＴＲＥＡＭの選択されたカント
ワードを検索し、命令解読器３２が、ゼロバイト場所に
位置するオプコードと共に命令を受け取ることとなる様
にそのカントワードを位置決めする。ＩＳＴＲＥＡＭを
再位置決めするというこの複雑な仕事を達成するために
、ＩＢＵＦＦＥＲ３０は５個の主な機能部分、即ち、Ｉ
ＢＥＸ６４＆ＩＢＥＸ６６、ＲＯＴＡＴＯＲ６８，５Ｈ
ＩＦＴＥＲ７０、ＭＥＲＧＥ　　ＭＵＬＴＩＰＬＥＸＥ
Ｒ７２、及びＩＢＵＦ７４に分かれている。

ＩＳＴＲＥＡＭのより多くのバイトを内蔵する様に命令
解読器３２のサイズを単純に大きくする代わりに、１対
の先取りバッファーＩＢＥＸ６４及びＩＢＥＸ２　６６
が解読器３２とＶＩＣ２Ｂとの間に配置されて、Ｅる。

ＩＢＥＸ６４及びＩＢＥＸ２６６は、ＶＩＧ２ＢとＩＢ
ＵＦ７４との間に機能的に位置するカッドワードバッフ
ァーであり、解読器３２が現在の命令を処理している間
にＩＳＴＲＥＡＭの次のカントワードを検索するもので
ある。この先取りは、普通は、解読器３２が作動してい
る時に命令取り出しを行なうことによってＶＩＣアクセ
スに要する時間を隠す。ＶＩＣ２８に格納されているカ
ッドワードのいずれも、ＩＢＥＸ６４及びＩＢＥＸ６６
に制御可能に格納可能である。前述した様に、ＰＲＥＦ
ＥＴＣＨＰＣはＩＳＴＲＥＡＭのカッドワードを選択し
送るＶＩＣ２Ｂの動作を制御する。ＰＲＥＦＥＴＣＨＰ
Ｃにより現在選択されているカッドワードはＩＢＥＸ６
４に格納され、Ｉ　ＳＴＨＥＡＭの次のカッドワードは
ＶＩＣ２８から検索されてＩＢＥＸ２６６に格納される
。

ＩＢＥＸ６４及びＥＢＥＸ２　６６の目的は、ＩＳＴＲ
ＥＡＭの後続の２個のカッドワードを先取りして、各命
令が命令解読器３２により消費されてゆくに従ってＩ　
ＳＴＲＥＡＭのこれらのバイトを順次提供してＩＢＵＦ
７４を満たすことである。本コンピューターシステムは
好ましくは可変長型の命令セットを採用するものである
ことに注意するべきである。従って、命令解読器３２が
実際に命令のオプコードを解読するまでは、ＩＢＯＦＦ
ＥＲ３０は、その命令に専用されるバイトの個数を「知
らない」。従って、ＩＢＵＦＦＥＲ３０は、何個のバイ
トが命令解読器３２によって消費され、ＩＢＵＦＦＥＲ
３０により再充填されなければならないこととなるかを
「知らない」。そこで、ＩＢＥＸ６４、ＩＢＥＸ２　６
６及びＶＩＣ２８を制御する論理は、解読器３２を満た
すのに必要なバイトの個数、所望のバイトを内蔵する場
所、及びそれらのバイトが妥当であるか否かを判定する
ことが出来なければならない。

ＩＢＥＸ６４、ＩＢＥＸ２　６６、及びＶＩＣ２８を操
作するための制御論理はマルチプレクサ７６を包含し、
制御論理７８はマルチプレクサ７６のり選択入力を操作
する。ＩＢＥＸ６４、ＩＢＥＸ２　６６、及びＶＩＣ２
Ｂは、各々、如何なる入力も制御論理７８により選択さ
れて８バイト幅データ経路を介してローチーター６８及
びＥＢＥＸ６４に送られることが出来る様にマルチプレ
クサ７６の入力に接続された８バイト幅データ経路を包
含する。ＩＢＥＸ２　６６は、ＶＩＣ２８に直結され、
その間の８バイト幅データ経路を介してＩ　ＳＴＲＥＡ
Ｍの次のカントワードを受け取る。マルチプレクサ７６
及び制御論理７８の動作を、第９図及び第１０図の説明
と関連させてて詳しく説明する。

マージ・マルチプレクサ７２、ローチーター６８及びシ
フタ７０は、相互に作用し合って、９バイト命令解読器
３２をＩＳＴＲＥＡＭの後続の９個のバイトで満たして
おく。解読器３２が各命令の解読ステージを完了すると
、それらの消費されたバイトはシフタ７０によりシフト
アウトされ捨てられる。ローチーター６８はＩ　ＳＴＲ
ＥＡＭの後続のバイトを提供して、捨てられたバイトと
置き代える。この様にして、命令バッファー３０はＩ　
ＳＴＲＥＡＭの次の少なくとも９バイトを命令解読器３
２に提供する試みをなす。従って、現在の命令の長さと
は無関係に、解読器３２は、大多数の命令（９バイトよ
り多くのバイトを必要とする命令は割合に少ない）につ
いては命令全体が存在していて解読に利用することが出
来ることが保証される。

ＩＢＵＧ７４は、解読器３２がＩＳＴＲＥＡＭを受け入
れるべく利用可能となるまでマージ・マルチプレクサ７
２の結果を格納するための９バイトレジスターである。

更に、ＩＢＵＦ７４の出力はシフタ７０の入力に接続さ
れている。

第５図を参照すると、命令解読器３２への経路及び命令
解読器３２からの経路が詳しく示されている。数個のオ
ペランド指定子を同時に解読するために、ＩＢＵＦ７４
は、現在解読されている命令の９バイトに及ぶ値を伝導
するデータ経路８０により命令解読器３２に接続されて
いる。各バイトの８ピントには、該バイト中の単一ビッ
トエラーを検出するためのパリティ・ビットと、ＩＢｔ
ｌＦ７４が実際にプログラムカウンター２６により要求
された通りにＶＩＣ２８からのデータで満たされている
か否かを示す妥当データ゛フラグとが随伴している。

命令解読器３２は、解読されるオプコードと、ＩＢＵＦ
７４内の妥当なデータの量と、パイプラインの下流側ス
チージがより多数の指定子を受け入れることが出来るか
否かとによって異なる個数の指定子を解読する。詳しく
言えば、命令解読器３２はオプコードを検査して、その
命令に随伴している後続のバイトの個数を判定する。次
に解読器３２は妥当データフラグを検査して、解読する
ことの出来る指定子が何個随伴しているかを判定し、次
にそれらの指定子を単一のサイクルで解読する。命令解
読器３２は、解読されたバイトの個数を示す信号を、こ
れらのバイトをＩＢＵＦ７４から除去するために、送る
。例えば、若し該オプコードに４バイトの指定子が随伴
していれば、該解読器は、これら４バイトが妥当である
ことを確かめるために該妥当バイトを検査し、次にそれ
らの指定子を解読する。その後、該解読器は、シフタ７
０に命令して、該オブコード及びその消費された４バイ
トを除去させると共に上位４バイトを下位４バイト記憶
場所へ移動させる。このシフシプロセスにより、次のオ
ブコードがＩＢＵＦ７４のゼロバイト記憶場所へ移動さ
れる。

ＩＢＵＦ７４は、典型的に命令中に見出される種類の少
なくとも３個の指定子を保持することが出来る限りは、
命令全体を保持するのに充分な大きさである必要はない
。ＩＢＵＦ７４のバイト０位置がオプコードを保持し、
該命令の他のバイトがＩＢＵＦ７４からシフトにより出
し入れされるならば、命令解読器３２は幾分簡単となる
。実際上、ＩＢＵＦ７４はバイトＯにオプコードを保持
し、バイト位置工ないし８については先入れ先出しバッ
ファーとして機能する。システムクロックの各サイクル
において単一の命令についての指定子のみが解読される
という作動基準によっても命令解読器３２は単純化され
る。従って、命令についての全ての指定子が解読されて
しまうこととなるサイクルの終了時に、命令解読器３２
は、次のオプコードがバイト０位置に受け入れられる様
にＩＢＵＦ’７４のバイト０位置から外へオプコードを
シフトさせるために「シフト・オブコード」信号をシフ
タ７０へ送る。

ＶｔＣ２Ｂは、好ましくは、複数のバイトのデータのブ
ロックで命令データを送受する。該ブロックのサイズは
、好ましくは、該ブロックがプログラムカウンター２６
により提供されるアドレスの成る個数の最上位ビットに
より指定されるメモリーアドレスを有する様に２の累乗
である。例えば、好ましい実施例では、各ブロックは３
２バイト又は４カツドワードから成り、３２ビットアド
レスによりアドレス指定される。そこで、ビット３１−
５は各ブロックに特有である。更に、命令が可変長であ
るので、Ｉ　ＳＴＲＥＡＭ内のオブコードのアドレスは
該ブロック内の色々な位置に存在することが出来る。キ
ャッシュからの命令データのブロック内のどのバイト位
置にも存在することの出来る、実行されるべき次のオプ
コードをＩＢＵＦ７４のバイト０にロードするために、
ローチーター６８はＶｔＣ２ＢからＩＢＵＦ７４へのデ
ータ経路に配置される。ローチーター６８は、シフタ７
０と共に、クロスバ−スイッチから成る。

ＶｔＣ２Ｂからのデータ経路は８個の並列バスを包含し
、１個のバスがＩ　ＳＴＲＥＡＭの各バイトのために設
けられている。

一般に、ＩＢＵＦ７４内の妥当なバイトの個数に注意し
ておくことが必要である。いずれの場合にも妥当なバイ
トの個数は、ＩＢＵＦ　　ＶＡＬＩＤＣＯＵＴ８１と称
するレジスターに維持される。

このレジスターの値は、先のＩＢＵＦ　　ＶＡＬＩＤＣ
ＯＵＴから、シフトされたバイトの個数を差し引き、且
つＭＥＲＧＥ　　ＭＵＸ７２を通して併合された新しい
バイトの個数を加えて得られる数である。同様に、何個
のバイトがＩＢＥＸ６４に残っているかを知る必要があ
る。ＩＢＵＦ７４に送り込まれてあったバイトは全て不
当であると層像される。ＩＢＵＦ６４が満杯になると、
データのカントワードからの残りのバイト又は完全な新
しいバイトがＩＢＥＸに格納される。ＩＢＥＸ内の妥当
なバイトの個数は、ＩＢＥＸ　　ＶＡＬＩＤＣＯＵＴと
称する「仮想」レジスターに格納される。これはハード
ウェアレジスターではなくて、ＩＢＥＸがＭＵＸ７６内
へ選択されるならば先のＩＢＥＸ　　ＶＡＬＩＤ　　Ｃ
０ＵＴからＩＢＵＦ７４内に併合されたバイトの個数を
引いて得られる数を生成し、ＩＢＥＸ２又はｖｒｃがＭ
ＵＸ７６内へ選択されるならば８バイトからＩ　ＢＵＦ
７４内へ併合されたバイトの個数を引いて得られる数を
生成する組み合わせ論理である。

プログラムの開始時に、又は分岐又はジャンプが実行さ
れた後には、ＩＢＵＦ７４にＶＩＣ２８から全く新しい
データをロードすることが望ましい。この目的のために
、マージ・マルチプレクサ７２を制御する組み合わせ論
理８２は０のＩＢＵＦＶＡＬＩＤ　　Ｃ０ＵＮＴを受け
取るので、選択ライン５ｏ−ｓｓの全てはアサートされ
ず、マージ・マルチプレクサ７２はＢＯないし８８人力
のみからデータを選択する。ＩＢＵＦ７４内の命令は全
て不当であるので捨てられ、ローチーター６８に内蔵さ
れている新しい命令のみがＩＢＵＦ７４にに与えられる
。

ＶＩＣ２８からＩＢＵＦ７４に新し１．Ｎ　ＩＳＴＲＥ
ＡＭをロードするために、マージ・マルチプレクサ７２
が使われて、シフタ７０からの選択個数のバイトと併合
されるべきローチーター６８からのバイトの個数を選択
する。若し信号５ＨＩＦＴ　　　ＯＰがアサートされれ
ば、シフタ７０の出力は、ＩＢＵＦ７４のバイト０ない
し８を、シフトするべき数だけシフトダウンして得られ
るものとなり、逆に、若し５ＨＩＦＴ　　ＯＰがアサー
トされなければ、該シフタの出力はＩＢＵＦ７４のバイ
ト０が位置ＡＯにあって、ＩＢＵＦ７４のバイト１ない
し９をシフトするべきバイトの個数だけシフトダウンさ
せたものとなる。

ＩＢＵＦ７４が始めニロードされる時、ＶＩＣ２８から
のデータのオブコードに対応するアドレス間にオフセッ
トがある。詳しくは、このオフセントはプログラムカウ
ンター２６の最下位ビットにより与えられる。第５図に
示されている様に、ＩＳＴＲＥＡＭのカッドワード（８
バイト）がローチーター６８に送られ、斯くしてふぐ化
２６からの最下位３ビットを使ってオプコードバイトが
マージ・マルチプレクサ７２のＢＯ大入力送られる。例
えば、若しプログラムがＢＯＤ１６に、卯ちブロック内
の第２カツドワードの５番目のバイトに分岐する場合、
該カッドワードアドレスはＢＯ３１６であり、最下位３
ビットは５であるので、ＶＩＣが該カントワードを提供
する時ローチーター６７は５バイト回転してバイト５を
マージ・マルチプレクサ７２のＢＯ大入力送る。

しかし、一般の場合、この回転値は次の公式：％式％ ＢＹＴＥＳ　　Ｔｏ　　５ＨＩＦＴ）を使って計算され
る。

例えば、ＩＢＵＦ７４に９個の妥当バイトがあり、Ｉ　
ＢＥＸに３個の妥当バイト（カッドワードのバイト５．
６．７）があり、シフトするべきバイトの個数（Ｎｏ、
　　ＢＹＴＥＳ　　Ｔｏ　　５ＨＩＦＴ＞が２であれば
、回転値はマイナス２であるので、ローチーターは２だ
けシフトアップされる（結果が負であるので）。そこで
、ローチーター６８はＩＢＥＸ６４のカッドワードのバ
イト５をマージ・マルチプレクサ７２のＢ１人力に送り
、バイト６をＢ８に送る（バイト７は、併合されないの
で重要ではないが、ＢＯ大入力送られる）。正の回転値
はローチーター６８をシフトダウンさせる。そこで、ロ
ーチーター６８を制御する組み合わせ論理９０は関連の
回転値を計算する。

組み合わせ論理８２におけるマージ・マルチプレクサの
制御手段は、シフタからの関連のバイトがＩＢＵＦ７４
に送られる様にマージ・マルチプレクサ７２のために個
々の選択ライン５ｏ−ｓｓを生成する。若し５ＨＩＦＴ
　　ＯＰがアサートされなければ、ＳＯは常にＡＯ人力
を選択するので、オプコードバイトはＩＢＵＦ７４のバ
イト０に留まる。残りの選択は次の様に計算される：Ｍ
ＥＲＧＥ　　ＶＡＬＵＥ＝　Ｉ　ＢＵＦ　　ＶＡＬＩＤ
ＣＯＵＮＴ−Ｎｏ、ＢＹＴＥＳ　　Ｔｏ　　５ＨＩＦＴ
：ＭＥＲＧＥ　　ＶＡＬＵＥより小さな選択（Ｓｌ−３
８）は全てシフタ７０を選択し、残りはローチーター６
８を選択する。

例えば、ＩＢＵＦ７４に８個の妥当なバイトがあり、シ
フトするべき個数が３であれば、併合値は５であるので
、Ｓｌ、Ｓ２、Ｓ３、Ｓ４はシフタ７０からの出力を選
択するが、Ｓ５、Ｓ６．Ｓ７、Ｓ８はローチーター６８
からの出力を選択する。

ローチーター６８は８バイトのデータを受け取るが、９
バイトのデータをマージ・マルチプレクサ７２に送るの
で、ＢＯ−８８人力に送られる９個のバイトは決して全
て妥当ではない。９番目のバイトは第１バイトと同じデ
ータを得るが、それは回転値が負である時に限って妥当
である。

オブコードカ月ＢＵＦ７４のバイト０位置にロードされ
ると、命令解読器３２はそれとＩ　ＢＵＦ７４内の他の
バイトとを検査して、３個にのぼるオペランド指定子を
同時に解読することが可能であるか否かを判定する。命
令解読器３２は更にソースオペランドを宛先オペランド
から分離する。

特に、システムの単一のサイクルで、命令解読器３２は
２個までのソースオペランドと１個の宛先オペランドと
を解読することが出来る。各サイクル中にソースオペラ
ンドが解読されるか又は宛先オペランドが解読されるの
かを示すフラグが命令解読器３２から０ＰＵ３４に送ら
れる。

命令解読器３２は１サイクル当り３個にのぼるレジスタ
ー指定子を同時に解読する。レジスター指定子が解読さ
れる時、そのレジスターアドレスは転送バスＴＲ上に置
かれて、０ＰＵ３４内の転送装置９２を介してソースリ
ストキュー３８に送られる。

命令解読器３２は１サイクル当り１個の短いリテラル指
定子を解読することが出来る。ＶＡＸ命令アーキテクチ
ャに従えば、この短い指定子はソースオペランド指定子
でなければならない。命令解読器３２が短いリテラル指
定子を解読する時、その短いリテラル・データはバス（
Ｅ　Ｘ）を介して０ＰＵ３４内の拡張ユニット９４に送
られる。

好ましくは、命令解読器３２は１サイクル当り１個の複
雑な指定子を解読することが出来る。複雑な指定子デー
タは命令解読器３２により汎用バス（ＧＰ）を介して０
ＰＵ３４内の汎用装置９６に送られる。

命令のための指定子が全て解読されると、命令解読器３
２はｒｓｈｉｆｔ　ｏｐＪ信号をシフタ７０に送る。Ｉ
ＢＵＰ７４が妥当なオブコードを受け取ると、命令解読
器は直ちにマイクロプログラム「フォーク」アドレスを
キュー３６内のフォークキューに送る。

ここで第６図を参照すると、シフタ７０の略図が示され
ている。図において、マージ・マルチプレクサ７２のＡ
　ｏ　−Ａ　ｓバイト入力は、シフタ７０を構成するマ
ルチプレクサのバンクの８ビット出力に接続されている
。シフタ７００目的はＩ　ＢＵＦ　７４に内蔵されてい
る命令ストリームの未使用部分を、命令解読器３２によ
り先に消費されたＩＢＵＦ７４のバイトの中に送り込む
ことであることを思い出さなければならない。例えば、
若し先のサイクル中に、命令解読器３２がＩＢＵＦ７４
の最下位３バイト（０，１，２）を使用したならば、次
の命令を解読器３２に適切に与えるためには、残ってい
る妥当な６個のバイト（３−８）をＩＢＵＦ７４の最下
位６バイト内にシフトさせることが好ましい。

従って、消費された下位バイト最早解読器３２に直接使
われることはないので捨てられる。そこで、シフタ７０
は高位バイトを下位バイト位置へ動かすだけでよ（、下
位バイトを回転させて高位バイト位置へ移動させること
はしない、この要件により、各バイト位装置が、比較的
に高い位置からシフトされて来るバイトを受け入れるだ
けとなるので、高位バイトのためのシフタ構成が単純と
なる０例えば、バイト位置６は、その高位側の２個の位
？１！（７及び８）からシフトされるバイトを受け取る
だけであり、バイト位置１はその高位側の７個の位置（
２−８）からシフトされるバイトを受け取る。

このプセスをもっと良く説明するために、マルチプレク
サのバンクの一つ１０２の内部構成を説明する。マルチ
プレクサバンク１０２はＩＢＵＦ７４からバイト６．７
及び８を受取り、出力をマージ・マルチプレクサ７２の
Ａ、入力に送る。マルチプレクサバンク１０２内には８
個の３人力マルチブレクサ１０２ａ−１０２ｈのグルー
プがある。マルチプレクサ１０２ａは入力バイト６．７
及び８の各々のゼロピットをそれぞれ入力場所０．１及
び２において受け取る。同様に、マルチプレクサ１０２
ｂ−１０２ｈは３個の入力バイトのビット１−７をそれ
ぞれ受け取る。マルチプレクサ１０２ａ−１０２ｈの各
々の選択ラインは命令解読器３２に接続され、３ビット
信号ｒｎｕｍｂｅｒ　ｔ。

５ｈｉｆｔ　Ｊ　　（ｒシフトする個数」）を伝導する
。このｒｎｕｍｂｅｒ　ｔｏ　５ｈｉｆｔ　Ｊ信号は、
勿論、命令解読器３２が消費したバイトの個数である。

従って、マルチプレクサ１０２ａ−１０２ｈの選択ライ
ンが選択されたバイトの８ビットを全て送ることが分か
る。例えば、若し解読器３２がＩＳＴＲＥＡＭの２バイ
トを消費すれば、ＩＢＵＦ７４の内容は２バイトだけシ
フトされ、バイト８は第６バイト位置へ動かされる。従
って、ｒ　ｎｕｓ＊ｂｅｒｔｏ　５ｈｉｆｔＪ信号は値
２にセットされ、これによりマルチプレクサ１０２ａ−
１０２ｈへの第３人力を選択する。そこで、バイト８位
置が選択されてマージ・マルチプレクサ入力Ａｈに送ら
れる。

残りのマルチプレクサバンク１０４−１１４もほぼ同様
で、入力バイトの個数が異なるだけである。マルチプレ
クサバンク１１４の出力は、マージ・マルチプレクサ７
２のＡ、入力に接続されている。マルチプレクサ１１４
への入力は、ＩＢｔｌＦ７４のバイト７及び８のみを含
む。マルチプレクサバンク１１２の出力は、マージ・マ
ルチプレクサ７２のＡ、入力に接続されている。マルチ
プレクサ１１２への入力は、ＩＢＵＦ７４のバイト５．
６．７及び８を包含する。マルチプレクサバンク１１０
の出力は、マージ・マルチプレクサ７２のＡ４人力に接
続されている。マルチプレクサ１１０は、ＩＢＵＦ７４
のバイト４．５．６．７及び８を包含する。マルチプレ
クサバンク１０８の出力は、マージ・マルチプレクサ７
２のＡ３人力に接続されている。マルチプレクサ１０８
への人力は、ＩＢＵＦ７４のバイト３．４．５．６．７
及び８を包含する。マルチプレクサバンク１０６の出力
は、マージ・マルチプレクサ７２のＡ２人力に接続され
ている。マルチプレクサ１０６への入力は、Ｉ　ＢＵＦ
　７４のバイト２．３．４．５．６．７及び８を包含す
る。

マルチプレクサバンク１０４は、その出力がマージ・マ
ルチプレクサ７２及びＩＢＵＦ７４のバイト位置に直接
接続されている点において、他のマルチプレクサバンク
とは僅かに異なる。バイト０の場合には、シフタ７０は
、より高位のバイトのうちのいずれをも０バイト位置へ
動かすことが出来ることに加えて、シフタ７０は残りの
バイトがシフトされる間現在のＯバイトを保留すること
が出来なければならないという要件があって、−層複雑
である。この特徴は、バイト０がオブコードを内蔵する
ので、望ましい。そこで、若し指定子がＩＢＵＦ７４の
長さを越えて延在するならば、消費されたバイトが外に
シフトされると共に新しい指定子が中に回転移動させら
れなければならないが、オブコードは、命令全体が解読
されるまで留まっていなければならない。従って、マル
チプレクサ１０４への入力は、ＩＢＵＦ７４のバイト１
．２．３．４．５．６．７及び８を包含する。

しかし、マルチプレクサ１０４の出力は、マルチプレク
サのバンク１１６の１人力に送られる。マルチプレクサ
バンク、１１６への第２人力はＩＢＵＦ７４のθバイト
位置に接続されている。単ビット選択ラインがＯＲゲー
ト１１８を通して命令解読器３２に接続されていて、命
令解読器３２がｒｓｈｉｆｔ　ｏｐｃｏｄｅＪ信号又は
ｒＦＤ　５ｈｉｆｔ　　ｏｐｃｏｄｅＪ信号を発する時
には該選択ラインがアサートされると共にマルチプレク
サ１０４の出力がマージ・マルチプレクサ７２のＡＯ大
入力送られる様になっている。

第７図は、ローチーター６８の略図である。図において
、マージ・マルチプレクサ７２のＢｅ−Ｂ、バイト入力
はローチーター６８を構成するマルチプレクサのバンク
の８ビット出力に接続されている。ローチーター６８の
目的は、マージ・マルチプレクサ７２がＩＢＵＦ７４を
シフタ７０の妥当な下位バイトとローチーター６８の回
転させられた高位バイトとで満たすことが出来る様にＩ
　ＳＴＲＥＡＭの次のカッドワードを回転させることで
あることを思い出さなければならない。更に、シフタ（
第５図の７０）とは異なって、′ローチーター６８内の
各マルチプレクサバンクは、どの入力バイトもその出力
から送ることが出来る。

例えば、若し、先のサイクル中において命令解読器３２
力月ＢＵＦ７４の最下位３バイト（０，１，２）を使え
ば、シフタ７０は、残りの妥当な６個のバイト（３−８
）をマージ・マルチプレクサ入力Ａｏ　　Ａｓの下位６
バイト（０−５）内に移動させる。そこで、ローチータ
ー６８は、その下位３バイトを位置６．７、及び８内に
回転移動させるので、マージ・マルチプレクサ７２はＡ
ｏ−ＡＢ及びＢ　ｂ　−Ｂ　ｓを組み合わせてＩＢＵＦ
７４を満たすことが出来る。マルチプレクサ７６から利
用可能な下位３バイトは、ＩＢＥＸ２　６６又はＶＩＣ
２８の下位３バイト又はＩＢＥＸ６４のいずれかの連続
する３バイトであることが出来る。

このプログラムをもっと良（説明するために、マルチプ
レクサバンクの一つ１３２を示す。マルチプレクサバン
ク１３２は、第４図、第９図及び第１０図に関して説明
する様に、ＶＩＣ２８、ＩＢＥＸ６４又はＩＢＥＸ２　
６６からバイト〇−７を受け取る。マルチプレクサバン
ク１３２の出力は、マージ・マルチプレクサ７２の８４
人力に送られる。マルチプレクサバンク１３２内には８
個の８人カマルチプレクサ１３２ａ−１３２ｈのグルー
プがある。マルチプレクサ１３２ａはマルチプレクサ１
３２ａ入力場所４−３において入力バイトＯ−７の各々
の０ビットをそれぞれ受け取る。同様に、マルチプレク
サ１３２ｂ−１３２ｈは８個の入力バイトの全てのビッ
ト１−７をそれぞれ受け取る。マルチプレクサ１３２　
ａ　−１３２ｈの各々のための選択ラインは、第５図に
関して説明した３ビット回転値を受け取る。この信号は
、勿論、Ｉ　ＢＵＦ　７４を適切に満たすためにＩＳＴ
ＲＢＡＭがそのバイト位置個数だけ回転させられるべき
バイト位置個数である。

若し回転値がローチーター制御論理９０により３の値に
選択されたならば、マルチプレクサ１３２ａ−１３２ｈ
は各々位置３にある入力を選択する。

従って、入力バイト７のビット０−７が選択されてマー
ジ・マルチプレクサ７２の８４人力に送られる。従って
、３バイト回転の要求に応じて、入力バイト７がバイト
位置４に送られる。

残りのマルチプレクサバンク１３４−１４８はマルチプ
レクサバンク１３２とほぼ同様であり、入力バイトがマ
ルチプレクサバンク１３２−１４８に接続される順序が
異なるだけである。例えば、３バイト回転を求める同じ
要求により、マルチプレクサバンク１４０は６番目の入
力バイトをバイト位置３（Ｂ３）へ送る。

ローチーター６８及びシフタ７０の動作の組み合わせ効
果を考察する。ＩＢＵＦ７４及びＩＢＥＸ６４が共に満
杯であると仮定する。解読器３２がＩＢＵＦ７４の下位
３バイトを消費したとも仮定する。解読器３２はｒｎｕ
ａ＋ｂｅｒ　ｔｏ　５ｈｉｆｔ　Ｊ信号として３の値を
生成する。シフタ７０は、この信号に応答して、マージ
・マルチプレクサ７２の位置Ａ、−Ａｅがそれぞれ３．
４．５．６．７．８．６．７．８を受け取る様にＩ　Ｓ
ＴＲＥＡＭを再配置する。同時に、ローチーター制御論
理９０は回転値をローチーター６８に送る。この回転値
はその値マイナスにセットされる。従って、ローチータ
ー６８は、マージ・マルチプレクサ７２の位置ＢｏＢｍ
がそれぞれ位Ｗ３．４．５．６．７．８．０．１．２を
受け取る様に、その内容を回転させる。従って、マージ
・マルチプレクサは首尾。

よく二つの入力を組み合わせて、入力Ａｏ　　Ａｓ及び
Ｂ　６−　Ｂ　ｓを選択することによりｌ５ＴＲＥＡＨ
の次の９バイトをＩＢＵＦ７４に送る。

ここで第８図を参照すると、マージ・マルチプレクサ７
２とマージ・マルチプレクサ制御論理８２とが略図示さ
れている。マージ・マルチプレクサ７２は論理８２の制
御下でローチーター６８及びシフタ７０からの２組の９
バイト入力からＩＳＴＲＥＡＭの次の９バイトを選択す
ることを思い出さなければならない。一般に、下位バイ
トはシフタ７０から選ばれ、ローチーター６８は残りの
高位バイト位置を満たす。

制御論理８２はｒｎｕｍｂｅｒ　ｔｏ　５ｈｉｆｔ　Ｊ
信号（ｍ）及びＩＢＵＦ　　ＶＡＬＩＤ　　Ｃ０ＵＮＴ
信号とを受取り、これらの信号の値を使って適切な入力
バイトを選択する。

マージ・マルチプレクサ７２はマルチプレクサの９個の
バンク１５０．１５２．１５４．１５６．１５８．１６
０．１６２．１６４．１６６を包含し、その各バンクは
、ローチーター６８及びシフタ７０からそれぞれ１バイ
トずつ、合計２バイトの位置入力を受け取る。そこで、
マルチプレクサの各バンクに接続されている選択ライン
は、アサートされるとローチーター人力を選択し、アサ
ートされないとシフタ入力を選択する。

このプロセスをより良く説明するために、該マルチプレ
クサバンクの一つ１５０の内部構造を示す。マルチプレ
クサバンク１５０はシフタ７０（Ａｌｌ。−Ａ、７）及
びローチーター６８（Ｂｅ。−８０、）の両方のθバイ
ト位置からビット０−７を受け取る。マルチプレクサバ
ンク１５０の出力はＩＢＵＦ７４のＯバイト位置に送ら
れる。マルチプレクサバンク１５０内には８個の２人カ
マルチブレクサ１５０ａ−１５０ｈのグループがある。

マルチプレクサ１５０ａは、選択ライン上のアサートさ
れた値がＢ、。を送出し、アサートされない値がＡ、。

を送出する様に、０位置入カバイトの両方の０ビフトを
受け取る。同様に、マルチプレクサ１５０ｂ−１５０ｈ
は、それぞれ両方の入力バイトのビット１−７を受け取
る。マルチプレクサ１５０ａ−１５０ｈの各々のための
選択ラインは、選択されたバイトの８ビットの全てを共
通にＩＢＵＦ７４のＯ入力位置に送るために優先順位解
読器８２から１ビフト選択信号を受け取る。

制御論理８２内で、ローチーター人力が送られる最下位
バイト位置を判定するために、ＩＢＵＦＶＡＬＩＤ　　
Ｃ０ＵＮＴからｒｎｕｍｂｅｒ　ｔｏ　５ｈｉｆｔ　Ｊ
信号（ｍ）が差し引かれる。該信号ｍは、該信号ｍを負
の値に変換する１の補数生成器１６８に送られる。信号
−ｍは、加算器１７０に送られ、該加算器は該算術演算
を行なって、その結果を４＝１６解読器１７２に送る。

従って、該解読器の最下位９出力ビットは、ローチータ
ー人力が送られて行（べき最下位バイト位置に対応する
数値位置に単一のアサートされた信号を生成する。従っ
て、対応するマルチプレクサでローチーター人力を適切
に選択するために、このアサートされたバイト位置及び
該位置より高位の全てのバイト位置がアサートされるべ
きである。

例えば、前述した様に、若しｒｎｕｍｂｅｒ　ｔｏ　５
ｈｉｆｔＪ信号が３の値にセットされれば、ローチータ
ー人力はバイト位置６ないし８について選択されるべき
である。解読器１７２の出力は、バイト位置６に対応す
るラインのみをアサートする。そこで、アサートされた
ライン及びそれより高位のバイト位置に対応するマルチ
プレクサにアサートされた信号を提供するために、ＯＲ
ゲート１７４のバンクが解読器１７２の出力に接続され
ている。

通常の作動中、ｒｎｕ＋ｍｂｅｒ　ｔｏ　５ｈｉｆｔ　
Ｊ信号はマージ・マルチプレクサ７２の動作を制御する
。しかし、プログラムの開始部分又は文脈転換点ではｒ
ｎｕｍｂｅｒ　ｔｏ　５ｈｉｆｔ　Ｊ信号はＯでありＩ
　ＢＵＦＶＡＬＩＤ　　Ｃ０ＵＮＴは０であり、ローチ
ーター６８の内容全体がＩＢＵＦ７４にロードされる。

従って、加算器１７０の出力は０であり、ＯＲゲート８
２のバンクの出力の全てを使用可能にする。

そこで、マルチプレクサ１５０−１６６への選択ライン
は全てＢ入力を選択する様に作動してローチーターの内
容全体をＩＢＵＦ７４に渡す。

第４図のマルチプレクサを作動させる制御論理７８は、
下記の優先順位決定方式に従ってＩＢＥＸ６４、ＩＢＥ
Ｘ２　６６又はＶＩＣ２８を選択する。

制御論理７８は、単純な優先順位アルゴリズムでＩＢＥ
Ｘ６４、ＩＢＥＸ２　６６又はＶＩＣ２８を選択する。

Ｉ　ＢＥＸが空でなければ、ＩＢＥＸ６４がローチータ
ー６８に送られ、ＩＢＥＸ２が妥当であればそれがロー
チーター６８に送られ、両方のＩＢＥＸが空でＩＢＥＸ
２が妥当でなければＶＩＣデータがローチーター６８に
送られる。

ＩＢＥＸには各サイクルでＭＵＸ７６から送られたデー
タがロードされるが、フラッシュ時又はローチーター６
８の全ての妥当なデータがＩＢｔｌＦ７４により消費さ
れた時には、空とマークされる。

換言すれば、ＩＢＥＸ　　ＶＡＬＩＤ　　Ｃ０ＵＮＴは
ＭＵＸ７６がＩＢＵＦ７４内に場所を発見出来ないデー
タをローチーター６８に提供する時にＯでなくなる。例
えば、分岐命令又はジャンプ命令が実行された後、ＩＢ
ＵＦ７４、ＩＢＥＸ６４及びＩＢＥＸ２はクリア（フラ
ッシュ）され、ＶＩＣは新しいＩＳＴＲＥＡＭについて
アクセスされる。

ＶＩＣ２８にあるブロックの第１バイトに分岐すると仮
定する。ＶＩＣ２８からの第１カツドワードはＭＵＸ７
６に与えられ、これは該データをローチーター６８及び
マージ・マルチプレクサを通してＩＢＵＦ７４に渡す、
ＩＢＥＸに８亥データがロードされるが、８バイト全部
がＩＢＵＦ７４に行ったので妥当とはマークされない。

次のサイクルでＶＩＣ２８は第２カツドワードをＭＵＸ
７６に与え、これはそのカッドワードをローチーター６
８に渡す。解読器３２は８バイトより少ないバイト（例
えば４バイト）を解読し、シフタ７０は４バイトだけシ
フトアウトし、ローチーター６８は４だけ回転し、マー
ジ・マルチプレクサ８２はシフタ７０からの４バイトと
ローチーター６８からの５バイトとを渡すと仮定すると
、Ｉ　ＢＥＸはＩＳＴＲＥＡＭの未使用の３バイトを内
蔵するので、ＩＢＥＸ　　ＢＡＬＩＤ　　Ｃ０ＵＴは３
にセットされる。

ＩＢＥＸ２は、ｖＩＣ２８についての機能停止バッファ
ー（ｓｔａｌｌ　ｂｕｆｆｅｒ）と層像すことの出来る
ものである。パイプライン方式で新しい先取りアドレス
を生成し、ＶＩＣＳＴＲＡＭにアクセスし、次にＶＩＣ
ＨＩＴについて検査するので、ＩＢＥＸが数個の妥当な
バイトを内蔵してから直ちにこのプロセスを停止するの
は実際的でない。

ソコテ、ＶＩＣ２８からのデータは、ＩＢＥＸ６４に何
らかの妥当なデータがロードされ、若しそれがＶＩＣＨ
ＩＴならばＩＢＥＸ２　６６が妥当とマークされた後の
サイクルで、ＩＢＥＸ２６６にロードされる。上記の例
を取ると、ＶＩＣ２８の妥当なブロックの第１バイトへ
の分岐が実行される。第１カツドワードのアドレスは第
１サイクルでＰＲＥＦＥＴＣＨＰＣに移動される。

第２サイクルで、第１カツドワードはＩＢＵＦ７４に送
られ、ＰＲＥＦＥＴＣＨＰＣは第２カントワードに動き
続ける。第３サイクルにおいて、第２カントワードはＩ
ＢＵＦ７４及びＩＢＥＸ６４に送られ、ＰＲＥＦＥＴＣ
ＨＰＣは第３カツドワードへ動く。第４サイクルで、解
読器３２がそれ以上のバイトを消費しないとすれば、第
３カツドワードはＩＢＥＸ２に送られ、ＰＲＨＦＥＴＣ
ＨＰＣは第４カントワードに移動し、私たちは停止する
と決定する。第５サイクルで、ＶＩＣ２８は第４カツド
ワードをＭＵＸ７６に送るが、ＩＢＥＸ６４データはロ
ーチーター６８に渡される。

上記の例で分かる様に、ＩＳＴＲＥＡＭの先取りはＩＢ
ＵＦにおける命令より著しく先行することが出来る。Ｖ
ＩＣ２８の利益の一つは、主キャッシュ２２へのアクセ
スを著しく減らすことが出来ることである。しかし、こ
の利益は、若し先取りが′ｍ続して行なわれて、解読さ
れた命令より先に行き過ぎると極めて小さくなる。平均
では、分岐命令はＩ　ＳＴＲＥＡＭの１６バイト毎に存
在するので、データが使われるであろう程よい可能性が
生じるまでは先取りが主キャッシュ２２にアクセスしな
いことが必要である。そこで、主キャッシュに対するデ
ータについての要求は、ＶＩＣＭＩＳＳがあり、ＩＢＥ
Ｘ２が妥当でなく、且つＩＢＥＸが空である場合に限っ
て、なされる。このことは普通は、ＶＩＧブロックにつ
いての要求がなされた時に解読器３２はなおフないし８
個のバイトを使用することが出来ることを意味する。

第９図を参照すると、これは仮想命令キャッシュ２８の
２ユニット妥当ブロック格納ＳＴＲＡＭ５８のブロック
図である。ＶＩＧ２Ｂは仮想キャッシュであるので、文
脈転換又はＲＥＩ命令時にフラッシュ（クリア）されな
ければならない。換言すれば、２５６個の１ビット記憶
場所が全て不当とマークされなければならない。残念な
ことに、各クロックサイクル中に唯一の記憶場所を不当
とマークすることが出来るに過ぎない。従って、若し２
５６ビットが全てその妥当な状態にセットされていれば
、ブロック妥当ＳＴＲＡＭ５　Ｂをクリアするのに２５
６クロツクサイクルを要するということがあり得る。

第９図に示されている様に、２個のブロック妥当ＳＴＲ
ＡＭ２２０，２２２　（ＢＶＳＡ、ＢＶＳＢ）がある。

該ＳＴＲＡＭの一つは、現在要求されているアドレスが
ＶＩＣ２８で「ヒントコするか「ミス」するか判定する
のに使われる。第１ＳＴＲＡＭがヒツト／ミスを判定し
ている間に第２ＳＴＲＡＭは各クロックサイクルに１記
憶場所の割合でクリアされる。従って、最後の文脈転換
から２５６サイクルが経過したとすると、第２ＳＴＲＡ
Ｍはクリアされていて、該２個のＳＴＲＡＭの機能を切
り代えることによって単一のサイクルで文脈転換がなさ
れる。各ＳＴＲＡＭ２２０．２２２はヒツト／ミス判定
又は妥当ビットをクリアする動作のいずれかを行なう様
に構成される。

実際、各文脈転換によりＢＶＳＡ及びＢＶＳＢは反対の
機能に切り代えられる。

ＢＶＳＡ及びＢＶＳＢは、各々、それぞれに対応するマ
ルチプレクサ２２４．２２６から単一の８ビットアドレ
スを受け取る。両方のマルチプレクサ２２４．２２６が
ＰＣ２６及びリセット制御２２８からアドレス対を受け
取る。ＰＣアドレスをＳＴＲＡＭ２２０．２２２の一方
に与え、リセットアドレスを他方のＳＴＲＡＭ２２０．
２２２に与えるために、マルチプレクサ２２４．２２６
への選択ラインは相補的に作動させられる。

リセット制御２２８は実行装置２０から文脈転換（ＣＯ
ＮＴＥＸＴ　　５ＷＩＴＣＨ）信号を受け取ってアドレ
ス０−２５５をマルチプレクサ２２４．２２６に順次送
り始める。マルチプレクサ２２４．２２６の一方は、内
蔵している２５６個の妥当ピントが２５６クロツクサイ
クルの期間に亙ってリセットされる様に、これらの順次
アドレスを選択されたＳＴＲＡＭ２２０．２２２に送る
。

ＳＴＲＡＭ２２０，２２２の一方がリセットされる前に
実行装置が文脈転換を開始するのを防止するために、リ
セット制御はリセットプロセスが完了したことを示す所
期接続手順信号を送る。Ｓ−Ｒフリップフロップ２３０
は、この初期接続手順信号をそのセット入力において受
取り、これにより該フリップフロップ２３０は文脈転換
信号開始信号（ＰＲＯＣＥＥＤ　　ＷＩＴＨＣ０ＮＴＥ
ＸＴＳＷＩＴＣＨＳ　ＩＧＮＡＬ）を実行装置２０にラ
ッチする。実行装置２０からの文脈転換信号はフリップ
フロップ２３０のリセット入力に接続されており、ＰＲ
ＯＣＥＥＤ　　ＷＩＴＨＣ０ＮＴＥＸＴＳＷＩＴＣＨ信
号は各文脈転換開始時にリセットされる。

マルチプレクサ２２４．２２６への選択ラインの制御は
、各文脈転換（ＣＯＮＴＥＸＴ　　５ＷＩＴＣＨ）信号
に応じてアサート状態と非アサート状態との間をトグル
作動するＪ−にフリップフロップ２３２によってなされ
る。フリップフロップ２３２０両方の入力が論理ｒｌＪ
に接続され、クロック入力は文脈転換信号に接続されて
いる。従って、フリップフロップ２３２のＱ出力（ＵＳ
Ｅ　　ＲＬＯＣＫＢ）は文脈転換信号の遷移に応じて「
０」と「１」との間を転換する。マルチプレクサ２２４
の選択入力はフリップフロップ２３２のＱ出力に直接接
続され、マルチプレクサ２２６の選択入力はインバータ
ー２３４を介してフリップフロップ２３２のＱ出力に接
続されている。

同様にして、ＰＣ装置（第１図の２６）からのブロック
妥当データ（ＭＡＲＫＥＲＢＬＯＣＫＶＡＬＩＤ）は、
ＵＳＥ　　ＢＬＯＣＫ　　Ｂ信号に応じてＳＴＲＡＭ２
２０．２２２のデータ入力間で多重化される。この目的
のために、ｒＢＪＳＴＲＡＭ２２２のデータ入力はＵ　
Ｓ　Ｅ　　ＢＬＯＣＫＢ信号により使用可能にされるＡ
ＮＤゲート２３７を通してＭＡＲＫＥＲＢＬＯＣＫ　　
ＶＡＬＩＤラインに接続され、ｒＡＪ　ＳＴＲＡＭ２２
０のデータ入力は、インバーター２３９により提供され
るＵＳＥ　　ＢＬＯＣＫ　　Ｂ信号の補数により使用可
能にされるＡＮＤゲートを通してＭＡＲＫＥＲＢＬＯＣ
Ｋ　　ＶＡＬ−ＩＤラインに接続されされている。従っ
て、ＵＳＥ　　ＢＬＯＣＫ　　Ｂ信号がアサートされた
時、ＭＡＲＫＥＲＢＬＯＣＫＶＡＬ　ＩＤデータがｒＢ
Ｊ　ＳＴＲＡＭ２２２に供給され、ｒＡＪ　ＳＴＲＡＭ
はＯデータを受け取り、これによりクリアされる。逆に
、Ｕ　Ｓ　Ｅ　　ＢＬＯＣＫＢ信号がアサートされない
時は、ＭＡＲＫＥＲＢＬＯＣＫ　　ＶＡＬＩＤデータが
ｒＡＪ　Ｓ　Ｔ　ＲＡ　Ｍ２２２に供給され、ｒＢＪ　
ＳＴＲＡＭは０データを受取り、これによりクリアされ
る。

最後に、ＳＴＲＡＭ２２０の妥当ビット出力は、マルチ
プレクサ２３６への入力対に接続される。

マルチプレクサ２３６の選択ラインはフリップフロップ
２３２のＱ出力に接続されてマルチプレクサ２２４．２
２６と関連して作用する。従って、ＰＣアドレスを受け
取るべく選択されるＳＴＲＡＭ２２０．２２２は、その
出力をＢＬＯＣＫ　ＶＡＬＩＤＢＩＴとして送るべく選
択される。

【図面の簡単な説明】

第１図は、中央処理装置及び関連のメモリーの一部の最
高レベルブロック図である。 第２図は、長ワードＡＤＤオペランドのパイプライン処
理の機能図である。 第３図は、仮想命令キャッシュのブロック図である。 第４図は、仮想命令キャッシュでインターフェースされ
る命令バッファーの略ブロック図である。 第５図は、該命令バッファーと、命令解読器へのインタ
ーフェースとの詳細ブロック図である。 第６図は、該命令バッファーのシフタの略図である。 第７図は、該命令バッファーのローチーターの略図であ
る。 第８図は、該命令バッファーのマージ・マルチプレクサ
の略図である。 第９図は、仮想命令キャッシュの２ユニット妥当ブロッ
ク格納ＳＴＲＡＭのブロック図である。

Claims (14)

【特許請求の範囲】
1. （１）可変個数の命令バイトを同時に解読することの出
   来る命令解読器への命令ストリームのバイトの配送を制
   御するディジタルコンピューター用の命令バッファーシ
   ステムであって、 前記解読器により解読されるべき前記命令バイトを受け
   取る複数のバイト記憶場所を有し、命令バイトがそのバ
   イト場所から解読されたところのバイト場所を特定する
   手段を包含する命令バッファーと、 命令ストリームの予め選択された個数の後続のバイトを
   格納する第１及び第２の先取りバッファーと、 前記特定手段により特定されたバイト記憶場所の個数に
   応じて前記第１及び第２の先取りバッファーのうちの少
   なくとも一方から検索された命令ストリームの選択され
   た個数の順次のバイトを前記命令バッファーに再補充す
   る手段と、前記命令バッファーに再補充をする前記手段
   により前記第１先取りバッファーが空にされた時に前記
   命令ストリームの順次のバイトを前記第１先取りバッフ
   ァーに再補充する手段と、前記命令バッファ−に再補充
   する前記手段により前記第２先取りバッファーが空にさ
   れた時に前記命令ストリームの順次のバイトを前記第２
   先取りバッファーに再補充する手段とから成ることを特
   徴とする命令バッファーシステム。
2. （２）前記解読器は、現在解読されている命令に包含さ
   れている命令ストリームのバイト数に応じて信号を送出
   する手段を包含し、該解読器再補充手段は、命令ストリ
   ームの前記バイト数に応じて前記信号を受取り、前記信
   号により示された命令ストリームの前記バイト数に応じ
   て予め選択されたバイト数だけ前記命令バッファーの内
   容をシフトさせるシフタを包含することを特徴とする請
   求項１に記載の命令バッファーシステム。
3. （３）該命令バッファー再補充手段は、該第１及び第２
   の先取りバッファーの一方から命令ストリームの順次の
   バイトを検索して、そのバッファー記憶場所から命令ス
   トリームバイトが該シフタにより除去されたところのバ
   ッファー記憶場所に補充する手段を包含することを特徴
   とする請求項２に記載の命令バッファーシステム。
4. （４）該命令バッファー再補充手段は、前記第１及び第
   ２の先取りバッファーから検索された命令ストリームの
   前記の順次のバイトを受け取って、該バイトを、前記信
   号により指示された命令ストリームの前記バイト数に応
   じて予め選択されたバイト数だけ回転させる手段を包含
   することを特徴とする請求項３に記載の命令バッファー
   システム。
5. （５）該第１及び第２の先取りバッファーに再補充をす
   る前記手段は、前記信号が存在しないことに応答して該
   第１及び第２の先取りバッファーに再補充をすることを
   特徴とする請求項２に記載の命令バッファーシステム。
6. （６）該解読器に再補充をする該手段は、前記第１及び
   第２の先取りバッファーの両方から命令ストリームのバ
   イトが除去されたことに応答して仮想命令キャッシュか
   ら命令ストリームを検索することを特徴とする請求項１
   に記載の命令バッファーシステム。
7. （７）可変個数の命令バイトを同時に解読することの出
   来る命令解読器への命令ストリームの配送を制御するデ
   ィジタルコンピューター用の命令バッファーシステムで
   あって、前記解読器は解読される命令ストリームのバイ
   ト数に応じて信号を送出する手段を包含しており、前記
   命令バッファーシステムは、 該解読器が希望する命令ストリームの予め選択された個
   数の次の順次のバイトを維持し、前記の予め選択された
   個数の命令ストリームのバイトを前記解読器に送る命令
   バッファーと、命令ストリームの予め選択された個数の
   順次のバイトを先取りして第１先取りバッファーに維持
   する第１手段と、 該第１手段に維持されている命令ストリームのバイトに
   後続する命令ストリームの次の予め選択された個数のバ
   イトを先取りして第２先取りバッファーに維持する第２
   手段と、 前記信号を受取り、前記命令バッファーの内容を、前記
   信号に応じて予め選択されたバイト数だけシフトさせ、
   そのシフトされたバイトを該命令バッファーに送るシフ
   タと、 該第１及び第２の先取りバッファーの一方から命令スト
   リームの順次のバイトを検索して、その命令バッファー
   記憶場所から該シフタにより命令ストリームのバイトが
   除去されたところの命令バッファー記憶場所に補充する
   手段と、検索のための前記手段により前記第１先取りバ
   ッファーが空にされたことに応答して前記第１先取りバ
   ッファーに後続の命令ストリームのバイトを再補充する
   手段と、 前記検索のための前記手段により前記第２手段が空にさ
   れたことに応答して前記第２先取りバッファーに後続の
   命令ストリームのバイトを再補充する手段とから成るこ
   とを特徴とする命令バッファーシステム。
8. （８）該命令バッファー再補充手段は、前記第１及び第
   ２の手段から検索された命令ストリームの前記後続のバ
   イトを受取り、該バイトを、前記信号に応じて予め選択
   されたバイト数だけ回転させる手段を包含することを特
   徴とする請求項７に記載の命令バッファーシステム。
9. （９）前記第１及び第２の先取りバッファーに再補充を
   する前記手段は、前記信号が存在しないことに応答して
   前記第１及び第２の先取りバッファーに再補充をするこ
   とを特徴とする請求項７に記載の命令バッファーシステ
   ム。
10. （１０）該命令バッファーに補充をするために検索をす
    る前記手段は、前記第１及び第２の先取りバッファーが
    空にされたことに応答してキャッシュメモリーから命令
    ストリームを検索する手段を包含することを特徴とする
    請求項７に記載の命令バッファーシステム。
11. （１１）命令ストリームの選択された一部分をその中に
    格納し、文脈転換に応じて前記選択された一部分を前記
    命令ストリームの別の一部分と置換する様になっている
    仮想命令キャッシュであって、前記仮想命令キャッシュ
    は命令ストリームの予め選択された個数のバイトのブロ
    ックに分離され組織されており、前記ブロックの各々に
    は、そのブロックに格納されている命令ストリームのバ
    イトの少なくとも一部分が妥当であることを示す様にセ
    ットされる妥当ビットが随伴し、前記妥当ビットは妥当
    ビットＲＡＭに組織され格納される様に成っており、前
    記妥当ビットＲＡＭは、 各々予め選択された個数の記憶場所を持った第１及び第
    ２の妥当ビット記憶場所と、 前記妥当ビット記憶場所の一つに予め選択されたアドレ
    スを送る手段と、 前記の予め選択されたアドレスに格納されている妥当ビ
    ットを検索する手段と、 前記他の妥当ビット記憶場所に格納されている妥当ビッ
    トの全てをリセットする手段と、文脈転換に応じて第１
    妥当ビット記憶場所を交互に前記一方の妥当ビット記憶
    場所及び前記他方の妥当ビット記憶場所として選択する
    と共に文脈転換に応じて該第２妥当ビット記憶場所を交
    互に前記他方の妥当ビット記憶場所及び前記一方の妥当
    ビット記憶場所として選択する手段とから成ることを特
    徴とする仮想命令キャッシュ。
12. （１２）前記リセット手段は、前記記憶場所の全てがリ
    セットされたことに応答して信号を送出する手段と、前
    記リセット信号が存在しないことに応答して前記文脈転
    換を遅延させる手段とを包含することを特徴とする請求
    項１１に記載の仮想命令キャッシュ。
13. （１３）前記選択手段は、第１及び第２のマルチプレク
    サを包含し、該マルチプレクサは、各々、該予選択アド
    レス送出手段と該リセット手段とにそれぞれ接続された
    第１及び第２の入力と、前記第１及び第２の妥当ビット
    記憶場所に接続された出力とを有し、前記第１マルチプ
    レクサは、文脈転換に応じてアサート状態と非アサート
    状態とを交互に循環する手段に接続された選択入力を有
    し、前記第２マルチプレクサは、インバーターを通して
    該交互循環手段に接続された選択入力を有することを特
    徴とする請求項１１に記載の仮想命令キャッシュ。
14. （１４）前記選択手段は、出力マルチプレクサを包含し
    、該マルチプレクサは、前記第１及び第２の妥当ビット
    記憶場所の出力にそれぞれ接続された第１及び第２の入
    力と、出力と、文脈転換に応じてアサート状態と非アサ
    ート状態とを交互に循環する前記手段に接続された選択
    入力とを有することを特徴とする請求項１２に記載の仮
    想命令キャッシュ。