JPH04340145A - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
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- JPH04340145A JPH04340145A JP3112035A JP11203591A JPH04340145A JP H04340145 A JPH04340145 A JP H04340145A JP 3112035 A JP3112035 A JP 3112035A JP 11203591 A JP11203591 A JP 11203591A JP H04340145 A JPH04340145 A JP H04340145A
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- cache memory
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- memory
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- 238000010926 purge Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 6
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- 238000013507 mapping Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0804—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with main memory updating
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、演算処理装置における
キャッシュメモリ装置に関する。
キャッシュメモリ装置に関する。
【０００２】
【従来の技術】プロセッサのメモリアクセス速度の要求
は、高速化の一途をたどり、大規模な主記憶装置では、
高速なメモリを実装することが現実的ではない場合に、
キャッシュメモリは特別の機構によって少容量の高速な
メモリで疑似的な大容量の高速なメモリのアクセスを得
る機構として用いられている。そのためキャッシュメモ
リは最新の計算機には必須の装置である。
は、高速化の一途をたどり、大規模な主記憶装置では、
高速なメモリを実装することが現実的ではない場合に、
キャッシュメモリは特別の機構によって少容量の高速な
メモリで疑似的な大容量の高速なメモリのアクセスを得
る機構として用いられている。そのためキャッシュメモ
リは最新の計算機には必須の装置である。
【０００３】キャッシュメモリは、主記憶装置と演算処
理装置の間に存在し、演算処理装置が主記憶装置をアク
セスした場合に、そのアドレスとデータをキャッシュメ
モリの中に一時蓄え、次に同じ主記憶装置の番地のアク
セスを演算処理装置が発生した場合に、実際には主記憶
装置のアクセスをせずに、キャッシュメモリに蓄えてあ
ったデータを演算処理装置に戻すことで、演算処理装置
のメモリアクセス時間を高速に見せる装置である。
理装置の間に存在し、演算処理装置が主記憶装置をアク
セスした場合に、そのアドレスとデータをキャッシュメ
モリの中に一時蓄え、次に同じ主記憶装置の番地のアク
セスを演算処理装置が発生した場合に、実際には主記憶
装置のアクセスをせずに、キャッシュメモリに蓄えてあ
ったデータを演算処理装置に戻すことで、演算処理装置
のメモリアクセス時間を高速に見せる装置である。
【０００４】キャッシュメモリ装置はそのメモリブロッ
クの構成によって、ダイレクトマッピング方式、セット
アソシアティブ方式、フルアソシアティブ方式等に分け
られるが、よく用いられるのはセットアソシアティブ方
式である。
クの構成によって、ダイレクトマッピング方式、セット
アソシアティブ方式、フルアソシアティブ方式等に分け
られるが、よく用いられるのはセットアソシアティブ方
式である。
【０００５】図２は従来のキャッシュメモリ装置の一例
のブロック図、図３は図２の動作を説明するフロー図で
ある。図２においては、実効アドレス入力部１０，キャ
ッシュメモリ１７ａ，比較装置４３，キャッシュメモリ
・シーケンサ２６ａ，主記憶部４５，が示されている。
のブロック図、図３は図２の動作を説明するフロー図で
ある。図２においては、実効アドレス入力部１０，キャ
ッシュメモリ１７ａ，比較装置４３，キャッシュメモリ
・シーケンサ２６ａ，主記憶部４５，が示されている。
【０００６】演算装置の発生する実効アドレス（１０）
は、キャッシュメモリ１７ａのブロック内アドレスのブ
ロッス内変移４１，ブロックの選択に用いられるインデ
ックス４２，タグデータ２３ｂから構成され、タグデー
タ２３ｂは、キャッシュメモリ中のタグデータ２３ａと
比較することにより、当該ブロックのデータが実効アド
レス１０と等しい主記憶部４５のデータか否かを調べる
。
は、キャッシュメモリ１７ａのブロック内アドレスのブ
ロッス内変移４１，ブロックの選択に用いられるインデ
ックス４２，タグデータ２３ｂから構成され、タグデー
タ２３ｂは、キャッシュメモリ中のタグデータ２３ａと
比較することにより、当該ブロックのデータが実効アド
レス１０と等しい主記憶部４５のデータか否かを調べる
。
【０００７】また、ダーティフラグ２４ａは演算処理装
置によってキャッシュメモリ１７ａに書込みが発生した
場合にセットされ、キャッシュメモリ１７ａの内容と主
記憶部４５の内容が異なっている場合に１となる。バリ
ッドフラグ２４ｂは当該するキャッシュメモリ１７ａの
内容が正当なものであることを示す。比較回路４３は、
キャッシュメモリ１７ａ中にあるデータのアドレスを示
すタグ２３ｂと実効アドレス１０の一部分のタグ２３ａ
とを比較し、キャッシュメモリ１７ａの当該ブロックが
実効アドレスのデータであるかどうかをチェックする。 キャッシュメモリシーケンサ２６ａはライトバック方式
のキャッシュメモリをコントロールする。信号４７はキ
ャッシュメモリ１７ａが外れた場合に主記憶部４５との
データ入替えを制御する。
置によってキャッシュメモリ１７ａに書込みが発生した
場合にセットされ、キャッシュメモリ１７ａの内容と主
記憶部４５の内容が異なっている場合に１となる。バリ
ッドフラグ２４ｂは当該するキャッシュメモリ１７ａの
内容が正当なものであることを示す。比較回路４３は、
キャッシュメモリ１７ａ中にあるデータのアドレスを示
すタグ２３ｂと実効アドレス１０の一部分のタグ２３ａ
とを比較し、キャッシュメモリ１７ａの当該ブロックが
実効アドレスのデータであるかどうかをチェックする。 キャッシュメモリシーケンサ２６ａはライトバック方式
のキャッシュメモリをコントロールする。信号４７はキ
ャッシュメモリ１７ａが外れた場合に主記憶部４５との
データ入替えを制御する。
【０００８】次に、回路の動作を説明する。このメモリ
アクセス（Ｓ１）において、まずステップＳ２でインデ
ックス４２の部分をアドレスとして、キャッシュメモリ
１７ａのブロックを選択する。２ウェイセット・アソシ
アティブ方式のキャッシュメモリ装置ならば、２つに分
割されたメモリを同じインデックスで同時にアクセスす
る。ここでは、ダイレクトマッピング方式のキャッシュ
メモリ装置を示す。
アクセス（Ｓ１）において、まずステップＳ２でインデ
ックス４２の部分をアドレスとして、キャッシュメモリ
１７ａのブロックを選択する。２ウェイセット・アソシ
アティブ方式のキャッシュメモリ装置ならば、２つに分
割されたメモリを同じインデックスで同時にアクセスす
る。ここでは、ダイレクトマッピング方式のキャッシュ
メモリ装置を示す。
【０００９】メモリ１７ａの中には、それぞれ、タグ２
３ｂと幾つかのフラグ２４が入っており、インデックス
４２によって指定されたブロックに入っているタグ２３
ｂと、実効アドレス１０のタグ２３ａ部分が一致してお
り、更にそのエントリのデータが有効であることを示す
フラグ２４をチェックすることで、そのエントリに入っ
ているデータの正当性をチェックする（ステップ３）。
３ｂと幾つかのフラグ２４が入っており、インデックス
４２によって指定されたブロックに入っているタグ２３
ｂと、実効アドレス１０のタグ２３ａ部分が一致してお
り、更にそのエントリのデータが有効であることを示す
フラグ２４をチェックすることで、そのエントリに入っ
ているデータの正当性をチェックする（ステップ３）。
【００１０】当該ブロックのバリッドフラグ２４ａが真
か偽かを調べ、バリッドフラグが偽でインバリッドの場
合、選択されたブロックが無効であり、ステップＳ７へ
進む。また、バリッドフラグが真でバリッドの場合、選
択されたブロックが有効なデータを保持してステップＳ
４へ進む。もし、現在の実効アドレスのデータがキャッ
シュメモリ上に存在するならば、主記憶部４５は、アク
セスせずにデータを得ることができる。キャッシュに存
在するデータが正当でないかまたは、違うタグを持った
データがあった場合は、主記憶部４５をアクセスする事
でデータを得る。この場合はメモリアクセス時間は遅い
主記憶部４５をアクセスする時間が必要で、キャッシュ
の効果は無い。しかし、プログラムのメモリアクセスは
局所性があるので、キャッシュメモリ１７ａは演算処理
装置を高速に動作させるのに非常に役立つ。
か偽かを調べ、バリッドフラグが偽でインバリッドの場
合、選択されたブロックが無効であり、ステップＳ７へ
進む。また、バリッドフラグが真でバリッドの場合、選
択されたブロックが有効なデータを保持してステップＳ
４へ進む。もし、現在の実効アドレスのデータがキャッ
シュメモリ上に存在するならば、主記憶部４５は、アク
セスせずにデータを得ることができる。キャッシュに存
在するデータが正当でないかまたは、違うタグを持った
データがあった場合は、主記憶部４５をアクセスする事
でデータを得る。この場合はメモリアクセス時間は遅い
主記憶部４５をアクセスする時間が必要で、キャッシュ
の効果は無い。しかし、プログラムのメモリアクセスは
局所性があるので、キャッシュメモリ１７ａは演算処理
装置を高速に動作させるのに非常に役立つ。
【００１１】演算処理装置のアクセスがキャッシュ上で
解決できた場合をキャッシュにヒットしたと呼び、解決
できなかった場合をミスヒットであると呼ぶ。全体のメ
モリアクセスに対応するキャッシュメモリのミスヒット
を起こす確率をミスヒット率と呼ぶ。
解決できた場合をキャッシュにヒットしたと呼び、解決
できなかった場合をミスヒットであると呼ぶ。全体のメ
モリアクセスに対応するキャッシュメモリのミスヒット
を起こす確率をミスヒット率と呼ぶ。
【００１２】ステップＳ４ではキャッシュメモリ１７ａ
中のタグ２３とアドレスの部分を比較器４３で比較した
結果により条件判定を行なう。キャッシュメモリ１７ａ
が異ったタグ２３ｂをもっているとき、ステップＳ５に
進み、キャッシュメモリ１７ａ中のダーティフラグ２４
ｂの判定を行う。このフラグ２４ｂは、主記憶部４５の
内容とキャッシュメモリの保持する内容が、異なってい
る場合に真であり、ステップＳ６に進み、キャッシュエ
ントリに入っているデータを主記憶部４５にセーブする
。ステップＳ５で内容が一致している場合にはステップ
Ｓ７に進む。ステップＳ７では演算処理装置の必要とす
るブロックのデータをキャッシュメモリに読み出し、キ
ャッシュメモリの内容が更新されたので、演算処理装置
に対しての処理を行なう。
中のタグ２３とアドレスの部分を比較器４３で比較した
結果により条件判定を行なう。キャッシュメモリ１７ａ
が異ったタグ２３ｂをもっているとき、ステップＳ５に
進み、キャッシュメモリ１７ａ中のダーティフラグ２４
ｂの判定を行う。このフラグ２４ｂは、主記憶部４５の
内容とキャッシュメモリの保持する内容が、異なってい
る場合に真であり、ステップＳ６に進み、キャッシュエ
ントリに入っているデータを主記憶部４５にセーブする
。ステップＳ５で内容が一致している場合にはステップ
Ｓ７に進む。ステップＳ７では演算処理装置の必要とす
るブロックのデータをキャッシュメモリに読み出し、キ
ャッシュメモリの内容が更新されたので、演算処理装置
に対しての処理を行なう。
【００１３】次のステップＳ８では、演算処理値装置の
アクセスがリード／ライトのいずれであるかの判定する
。このアクセスが、リードの場合は、ステップＳ９でキ
ャッシュメモリ１７ａのデータを演算処理装置に対して
読み出し、またアクセスがライトの場合は、ステップＳ
１０でキャッシュメモリ１７ａへの演算処理装置が発生
するデータを書込み、ステップＳ１１でこの書込みを行
なった場合にダーティフラグを立てる。
アクセスがリード／ライトのいずれであるかの判定する
。このアクセスが、リードの場合は、ステップＳ９でキ
ャッシュメモリ１７ａのデータを演算処理装置に対して
読み出し、またアクセスがライトの場合は、ステップＳ
１０でキャッシュメモリ１７ａへの演算処理装置が発生
するデータを書込み、ステップＳ１１でこの書込みを行
なった場合にダーティフラグを立てる。
【００１４】また、キャッシュメモリ装置はその動作の
アルゴリズムによって幾つかの種類に分けられる。演算
処理装置の書込みアクセスに対する、キャッシュメモリ
の動作の違いでライトスルー及びライトバックがある。
アルゴリズムによって幾つかの種類に分けられる。演算
処理装置の書込みアクセスに対する、キャッシュメモリ
の動作の違いでライトスルー及びライトバックがある。
【００１５】演算処理装置が主記憶部４５にデータの書
込みをした場合、そのデータをそのまま主記憶部４５に
も書込む場合をライトスルーと呼び、逆にそのデータを
キャッシュメモリ装置１７ａの中に書込み、主記憶部４
５には書き戻さない場合をライトバックと呼ぶ。ライト
バック方式のキャッシュメモリ装置はライトスルー方式
のキャッシュメモリ方式に比べキャッシュメモリ装置の
ヒット率も上昇する。
込みをした場合、そのデータをそのまま主記憶部４５に
も書込む場合をライトスルーと呼び、逆にそのデータを
キャッシュメモリ装置１７ａの中に書込み、主記憶部４
５には書き戻さない場合をライトバックと呼ぶ。ライト
バック方式のキャッシュメモリ装置はライトスルー方式
のキャッシュメモリ方式に比べキャッシュメモリ装置の
ヒット率も上昇する。
【００１６】
【発明が解決しようとする課題】上述したライトバック
方式のキャッシュメモリシステムは、メモリアクセスが
発生した時に、選択されたブロックが前に演算処理装置
によって変更され、主記憶部４５と異なった内容を保持
している場合はより多くのバスアクセスが集中して発生
してしまう。つまり、現在キャッシュメモリに存在して
いる内容をメモリに書き戻す必要がある。この場合に、
演算処理装置内の他の部分が外部バスを使用中であった
場合は、この主記憶部への書き戻しが遅れる事になり、
システム全体を遅らせてしまう事になる。
方式のキャッシュメモリシステムは、メモリアクセスが
発生した時に、選択されたブロックが前に演算処理装置
によって変更され、主記憶部４５と異なった内容を保持
している場合はより多くのバスアクセスが集中して発生
してしまう。つまり、現在キャッシュメモリに存在して
いる内容をメモリに書き戻す必要がある。この場合に、
演算処理装置内の他の部分が外部バスを使用中であった
場合は、この主記憶部への書き戻しが遅れる事になり、
システム全体を遅らせてしまう事になる。
【００１７】本発明の目的は、このような問題を解決し
、主記憶部への書戻しの遅れをなくしたキャッシュメモ
リ装置を提供することにある。
、主記憶部への書戻しの遅れをなくしたキャッシュメモ
リ装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明の構成は、演算処
理装置に内蔵されたコピーバック方式のキャッシュメモ
リを含むキャッシュメモリ装置において、前記演算処理
装置が次に実行する命令を予め取込むプリフェッチキュ
ー部と、このプリフェッチ・キュー部からのプリフェッ
チ・キューをデコードしこのプリフェッチ・キューの内
容である命令が、分岐命令、外部バスアクセス命令を含
まない条件を判定するデコーダと、このデコーダが現在
実行中の命令及び次に実行する事が予測される命令では
外部バスをアクセスする可能性がないと判断できる場合
に、前記キャッシュメモリのブロック番号を順次指し示
すカウンタと、このカウンタのアドレスに従って読出さ
れた前記キャッシュメモリのブロックの内容を調べこの
ブロックの内容が前記演算処理装置によって書込まれ、
キャッシュメモリのデータが現在の値であり、このデー
タが主記憶部の保持する値と異なっている場合に外部バ
スサイクルを起動し、該当するキャッシュメモリの内容
を前記主記憶部に書き戻すバス制御部とを備え、外部イ
ンターフェースが待ち状態にある間、記憶内容を前記主
記憶部の内容と等しくなるようにすることを特徴とする
。
理装置に内蔵されたコピーバック方式のキャッシュメモ
リを含むキャッシュメモリ装置において、前記演算処理
装置が次に実行する命令を予め取込むプリフェッチキュ
ー部と、このプリフェッチ・キュー部からのプリフェッ
チ・キューをデコードしこのプリフェッチ・キューの内
容である命令が、分岐命令、外部バスアクセス命令を含
まない条件を判定するデコーダと、このデコーダが現在
実行中の命令及び次に実行する事が予測される命令では
外部バスをアクセスする可能性がないと判断できる場合
に、前記キャッシュメモリのブロック番号を順次指し示
すカウンタと、このカウンタのアドレスに従って読出さ
れた前記キャッシュメモリのブロックの内容を調べこの
ブロックの内容が前記演算処理装置によって書込まれ、
キャッシュメモリのデータが現在の値であり、このデー
タが主記憶部の保持する値と異なっている場合に外部バ
スサイクルを起動し、該当するキャッシュメモリの内容
を前記主記憶部に書き戻すバス制御部とを備え、外部イ
ンターフェースが待ち状態にある間、記憶内容を前記主
記憶部の内容と等しくなるようにすることを特徴とする
。
【００１９】
【実施例】図１は本発明の一実施例のブロック図であり
、メモリブロックがダイレクトマッピング型の場合の構
成例を示す。この装置は、４個の命令プリフェッチ・キ
ュー・バッファ１４とライトバック方式のキャッシュメ
モリ１７及び、外部バス制御ユニット１９，カウンタ１
６，デコーダ１３等で構成される。
、メモリブロックがダイレクトマッピング型の場合の構
成例を示す。この装置は、４個の命令プリフェッチ・キ
ュー・バッファ１４とライトバック方式のキャッシュメ
モリ１７及び、外部バス制御ユニット１９，カウンタ１
６，デコーダ１３等で構成される。
【００２０】実効アドレス１０は演算処理装置が主記憶
部（４５）をアクセスする時に発生するアドレスで、演
算処理装置からキャッシュメモリ１７に入力される。命
令解析ユニット１１は演算装置の一部分であり、入力さ
れた命令を順次解析し、実効ユニットに引渡す。このキ
ャッシュメモリから演算処理装置に引渡される。オペラ
ンドデータ１２は演算に必要な演算数をメモリから演算
処理装置に、又はその反対にやり取りをする。デコーダ
１３は演算処理装置が外部バス、キャッシュメモリを使
用しない時間の予測に使用され、演算処理装置が外部バ
スを使用しない事が確実な場合に、キャッシュメモリ１
７のパージを許可する信号を発生し、キャッシュメモリ
を使用しない場合は、キャッシュメモリを調査するシー
ケンスを起動する。
部（４５）をアクセスする時に発生するアドレスで、演
算処理装置からキャッシュメモリ１７に入力される。命
令解析ユニット１１は演算装置の一部分であり、入力さ
れた命令を順次解析し、実効ユニットに引渡す。このキ
ャッシュメモリから演算処理装置に引渡される。オペラ
ンドデータ１２は演算に必要な演算数をメモリから演算
処理装置に、又はその反対にやり取りをする。デコーダ
１３は演算処理装置が外部バス、キャッシュメモリを使
用しない時間の予測に使用され、演算処理装置が外部バ
スを使用しない事が確実な場合に、キャッシュメモリ１
７のパージを許可する信号を発生し、キャッシュメモリ
を使用しない場合は、キャッシュメモリを調査するシー
ケンスを起動する。
【００２１】プリフェッチ・キュー１４には次に実行さ
れる予定の数命令を予め読み込んでおき、データレジス
タ１５はオペランドとして演算処理装置に与えられるデ
ータを一時保存しておく。カウンタ１６はキャッシュメ
モリ１７のブロックを順次指し示していく。
れる予定の数命令を予め読み込んでおき、データレジス
タ１５はオペランドとして演算処理装置に与えられるデ
ータを一時保存しておく。カウンタ１６はキャッシュメ
モリ１７のブロックを順次指し示していく。
【００２２】キャッシュメモリ制御回路１８はライトバ
ックのアルゴリズムをトレースするシーケンサであり、
バスコントローラ１９は、外部バスとキャッシュメモリ
、及び演算処理装置の間のインターフェースとなる。 マルチプレクサ２０は通常実行アドレスの一部分（イン
デックス）をキャッシュメモリ１７に与え、このキャッ
シュメモリ１７の調査及びパージ操作の間は、カウンタ
１６の内容をキャッシュメモリに与える。
ックのアルゴリズムをトレースするシーケンサであり、
バスコントローラ１９は、外部バスとキャッシュメモリ
、及び演算処理装置の間のインターフェースとなる。 マルチプレクサ２０は通常実行アドレスの一部分（イン
デックス）をキャッシュメモリ１７に与え、このキャッ
シュメモリ１７の調査及びパージ操作の間は、カウンタ
１６の内容をキャッシュメモリに与える。
【００２３】タグ２３はキャッシュメモリ１７の１ブロ
ックに１個ずつ付いており、アドレスの一部分が入って
いる。演算処理装置の発生するアドレスと、このタグの
アドレスが一致したら、キャッシュメモリ１７は演算処
理装置のアドレスのデータを保持している。フラグ２４
はバリッドとダーティ等を示すフラグで構成され、バリ
ッドフラグ２４ｂは、当該ブロックに正当なデータが存
在しているかどうかを示し、ダーティフラグ２４ａの当
該ブロックのデータがキャッシュメモリ１７上でのみ更
新されており、このブロックのキャッシュメモリを違う
アドレスを持つブロックに変更する前に、主記憶部４５
上に書き戻す必要がある事を示す。
ックに１個ずつ付いており、アドレスの一部分が入って
いる。演算処理装置の発生するアドレスと、このタグの
アドレスが一致したら、キャッシュメモリ１７は演算処
理装置のアドレスのデータを保持している。フラグ２４
はバリッドとダーティ等を示すフラグで構成され、バリ
ッドフラグ２４ｂは、当該ブロックに正当なデータが存
在しているかどうかを示し、ダーティフラグ２４ａの当
該ブロックのデータがキャッシュメモリ１７上でのみ更
新されており、このブロックのキャッシュメモリを違う
アドレスを持つブロックに変更する前に、主記憶部４５
上に書き戻す必要がある事を示す。
【００２４】キャッシュメモリ１７のデータブロック２
５はここで、主記憶部４５の内容を別に保持し、キャッ
シュメモリ制御回路２６は、ライトバック方式のキャッ
シュメモリを制御するシーケンサである。データバス２
７はキャッシュメモリ１７の内容を、主記憶部４５に書
き戻す時、主記憶部１７からキャッシュメモリ１７に値
を書込む時、キャッシュメモリ１７から演算処理装置に
データを引渡す時に使用される。
５はここで、主記憶部４５の内容を別に保持し、キャッ
シュメモリ制御回路２６は、ライトバック方式のキャッ
シュメモリを制御するシーケンサである。データバス２
７はキャッシュメモリ１７の内容を、主記憶部４５に書
き戻す時、主記憶部１７からキャッシュメモリ１７に値
を書込む時、キャッシュメモリ１７から演算処理装置に
データを引渡す時に使用される。
【００２５】プリフェッチキュー１４に命令を入れるバ
ス２９は、分岐命令実行後そのキュー１４の内容を全て
クリアする必要がある為、４段分の全てに接続されてい
る。バス３０はキャッシュパージアドレスバス，キャッ
シュメモリのバージを行なう場合に、このブロックに入
っているデータのアドレスを出力する。またバス３１は
実行アドレスをキャッシュメモリ及び主記憶部に伝える
バスである。
ス２９は、分岐命令実行後そのキュー１４の内容を全て
クリアする必要がある為、４段分の全てに接続されてい
る。バス３０はキャッシュパージアドレスバス，キャッ
シュメモリのバージを行なう場合に、このブロックに入
っているデータのアドレスを出力する。またバス３１は
実行アドレスをキャッシュメモリ及び主記憶部に伝える
バスである。
【００２６】ライトバック方式のキャッシュメモリ１７
は、各ブロックにタグ２３ｂとしてアドレスの一部、キ
ャッシュの内容が有効である事を示すフラグ（バリッド
フラグ）２４ａ、キャッシュの内容が主記憶部４５の内
容と異なっており、キャッシュの内容が正しい内容であ
る事を示すフラグ（ダーティフラグ）２４ｂを持ってい
る。ダーティフラグ２４ｂは、あるキャッシュのブロッ
クに演算処理装置による書込みが行なわれた場合に、キ
ャッシュメモリ１７の内容が主記憶部（４５）の内容と
異なってしまった場合に立てるフラグで、このフラグ２
４が立っている場合は、キャッシュメモリの当該ブロッ
クを新たに別のアドレスについて使用する場合に主記憶
部４５に書き戻す必要がある。
は、各ブロックにタグ２３ｂとしてアドレスの一部、キ
ャッシュの内容が有効である事を示すフラグ（バリッド
フラグ）２４ａ、キャッシュの内容が主記憶部４５の内
容と異なっており、キャッシュの内容が正しい内容であ
る事を示すフラグ（ダーティフラグ）２４ｂを持ってい
る。ダーティフラグ２４ｂは、あるキャッシュのブロッ
クに演算処理装置による書込みが行なわれた場合に、キ
ャッシュメモリ１７の内容が主記憶部（４５）の内容と
異なってしまった場合に立てるフラグで、このフラグ２
４が立っている場合は、キャッシュメモリの当該ブロッ
クを新たに別のアドレスについて使用する場合に主記憶
部４５に書き戻す必要がある。
【００２７】全ての命令が１クロックで実行する事ので
きる演算処理装置の場合は、プリフェッチキュー１４の
各段に入っている命令を以下の命令に注目してデコーダ
１３でデコードするだけでよい。まず、分岐命令で、プ
ログラムの流れが変る可能性があるので、次に実行する
命令を予測する事が困難であり、外部バスアクセスが予
測できない。この理由で、プリフェッチキュー１４の各
段に、分岐命令を含む命令が存在しない事を確かめる。 更に、外部バスをアクセスする命令（メモリの特定番地
を参照する命令等）がプリフェッチ・キュー１４に入っ
ていない場合は、バスコントローラ１９に対して外部バ
スが空いている事を示す信号を発生する。
きる演算処理装置の場合は、プリフェッチキュー１４の
各段に入っている命令を以下の命令に注目してデコーダ
１３でデコードするだけでよい。まず、分岐命令で、プ
ログラムの流れが変る可能性があるので、次に実行する
命令を予測する事が困難であり、外部バスアクセスが予
測できない。この理由で、プリフェッチキュー１４の各
段に、分岐命令を含む命令が存在しない事を確かめる。 更に、外部バスをアクセスする命令（メモリの特定番地
を参照する命令等）がプリフェッチ・キュー１４に入っ
ていない場合は、バスコントローラ１９に対して外部バ
スが空いている事を示す信号を発生する。
【００２８】また、同様に、プリフェッチ・キュー１４
に分岐命令がなく、キャッシュデータをアクセスする命
令も入っていない場合は、現在のカウンタ１６によって
指し示されているキャッシュメモリ１７の内容をチェッ
クし、この内容がダーティすなわちキャッシュメモリ内
容と主記憶部４５の内容が異なっているかどうかをフラ
グの状態で調べダーティフラグが、真であれば、カウン
タ１６はこの時の内容を保持し続ける。そして、バスコ
ントローラ１９に、現在のカウンタ１６に指し示されて
いるキャッシュメモリ１７のブロックのパージ（キャッ
シュメモリの内容を主記憶に書き戻すこと）を要求する
信号を発生する。反対にダーティでなければ、カウンタ
１６を次の値に更新し、キャッシュメモリ１７の次のブ
ロックをチェックする為の準備をする。
に分岐命令がなく、キャッシュデータをアクセスする命
令も入っていない場合は、現在のカウンタ１６によって
指し示されているキャッシュメモリ１７の内容をチェッ
クし、この内容がダーティすなわちキャッシュメモリ内
容と主記憶部４５の内容が異なっているかどうかをフラ
グの状態で調べダーティフラグが、真であれば、カウン
タ１６はこの時の内容を保持し続ける。そして、バスコ
ントローラ１９に、現在のカウンタ１６に指し示されて
いるキャッシュメモリ１７のブロックのパージ（キャッ
シュメモリの内容を主記憶に書き戻すこと）を要求する
信号を発生する。反対にダーティでなければ、カウンタ
１６を次の値に更新し、キャッシュメモリ１７の次のブ
ロックをチェックする為の準備をする。
【００２９】最後に、キャッシュメモリ１７の内容をパ
ージする信号が発生しており、プリフェッチキュー１４
の内容が、外部バスを使用しても良い事を示す信号を発
生している場合は、バスコントローラ１９はキャッシュ
メモリ１７の内容を出力させ、キャッシュメモリ１７の
アドレスの主記憶部４５ａに対応する書込みサイクルを
発生させる。主記憶部４５に対応する書込みを実行した
後、ダーティフラグ２４ｂをクリアする。
ージする信号が発生しており、プリフェッチキュー１４
の内容が、外部バスを使用しても良い事を示す信号を発
生している場合は、バスコントローラ１９はキャッシュ
メモリ１７の内容を出力させ、キャッシュメモリ１７の
アドレスの主記憶部４５ａに対応する書込みサイクルを
発生させる。主記憶部４５に対応する書込みを実行した
後、ダーティフラグ２４ｂをクリアする。
【００３０】以上の一連の動作によって、キャッシュメ
モリ１７を空いたバスサイクルを用いる事で、外部バス
使用効率を上げ、キャッシュメモリ１７をできるだけダ
ーティでない状態に保って置く事ができるようになる。
モリ１７を空いたバスサイクルを用いる事で、外部バス
使用効率を上げ、キャッシュメモリ１７をできるだけダ
ーティでない状態に保って置く事ができるようになる。
【００３１】また、第２の実施例として、第１の実施例
と同様な構成の場合で、命令が多数のクロックにまたが
って実行される場合、１命令だけで次の数サイクルはバ
スアクセスが行なわれない命令をデコードする事により
、キャッシュメモリ１７のパージサイクルを実行する。 この場合はキューの１段目だけをデコードする事で実現
する事ができる。
と同様な構成の場合で、命令が多数のクロックにまたが
って実行される場合、１命令だけで次の数サイクルはバ
スアクセスが行なわれない命令をデコードする事により
、キャッシュメモリ１７のパージサイクルを実行する。 この場合はキューの１段目だけをデコードする事で実現
する事ができる。
【００３２】次に、キャッシュメモリ１７の具体例とし
て、ダイレクトマップ型で、１６Ｋバイトの大きさで、
１６バイトのブロックサイズを持っている場合を説明す
る。このタイプのキャッシュメモリがミスヒットを起こ
す確率は、１５％ほどである。この内、演算処理装置に
よって書込みが行なわれたブロックは全体の５０％であ
る事が予測される。つまり、キャッシュミスヒットが発
生して、かつ主記憶部４５へ値を戻さなければならない
組合せは、全体の８％程となる。この８％の部分が、メ
モリサイクルを通常のミスヒットが発生した場合の２倍
の時間を必要とする。しかし、この装置によって、従来
キャッシュミスヒット時に行なわれていたパージ動作は
ほとんど行なわれなくなり、通常のバスアクセスサイク
ルの間に隠れて実行される。
て、ダイレクトマップ型で、１６Ｋバイトの大きさで、
１６バイトのブロックサイズを持っている場合を説明す
る。このタイプのキャッシュメモリがミスヒットを起こ
す確率は、１５％ほどである。この内、演算処理装置に
よって書込みが行なわれたブロックは全体の５０％であ
る事が予測される。つまり、キャッシュミスヒットが発
生して、かつ主記憶部４５へ値を戻さなければならない
組合せは、全体の８％程となる。この８％の部分が、メ
モリサイクルを通常のミスヒットが発生した場合の２倍
の時間を必要とする。しかし、この装置によって、従来
キャッシュミスヒット時に行なわれていたパージ動作は
ほとんど行なわれなくなり、通常のバスアクセスサイク
ルの間に隠れて実行される。
【００３３】メモリアクセス命令が全体の３０％程の割
合で存在しているプログラムを動作させた場合の速度を
比較する。通常の演算命令実行に１クロック、メモリア
クセスはキャッシュヒット時は、１クロック、ミスヒッ
トでパージが必要でない場合は８クロック。パージが必
要である場合は、１６クロックが必要である場合（３２
ビットのメモリアクセス命令が１回で２クロックが必要
であると仮定する）には、演算処理装置の平均命令実行
時間の見積りは、次の表１で表され、本実施例は、従来
例に対し、（１．５４７／１．３５５＝）１．１４２、
すなわち１４．２％の速度向上される。
合で存在しているプログラムを動作させた場合の速度を
比較する。通常の演算命令実行に１クロック、メモリア
クセスはキャッシュヒット時は、１クロック、ミスヒッ
トでパージが必要でない場合は８クロック。パージが必
要である場合は、１６クロックが必要である場合（３２
ビットのメモリアクセス命令が１回で２クロックが必要
であると仮定する）には、演算処理装置の平均命令実行
時間の見積りは、次の表１で表され、本実施例は、従来
例に対し、（１．５４７／１．３５５＝）１．１４２、
すなわち１４．２％の速度向上される。
【００３４】
【表１】
【００３５】
【発明の効果】以上説明したように本発明によれば、外
部バス資源が働いていない時間でキャッシュメモリをチ
ェックし、主記憶部を最新の状態に保って置く事ができ
るので、ライトバック方式のキャッシュメモリのパージ
サイクルの回数を減らす事ができ、演算処理装置の速度
を上げられるという効果がある。
部バス資源が働いていない時間でキャッシュメモリをチ
ェックし、主記憶部を最新の状態に保って置く事ができ
るので、ライトバック方式のキャッシュメモリのパージ
サイクルの回数を減らす事ができ、演算処理装置の速度
を上げられるという効果がある。
【図１】本発明の一実施例のブロック図
【図２】従来例
のキャッシュメモリ装置のブロック図
のキャッシュメモリ装置のブロック図
【図３】図２のフ
ロー図
ロー図
１０，１０ａ 実効アドレス
１１ 命令解析ユニット
１２ オペランド
１３ デコーダ
１４ プリフェッチ・キュー
１５ データレジスタ
１６ カウンタ
１７，１７ａ キャッシュメモリ１８ Ａ
ＮＤ回路 １９ バスコントローラ ２０ マルチプレクサ ２２ 外部バスインタフェース ２３，２３ａ タグ ２４，２４ａ，２４ｂ フラグ ２５ データ ２６，２６ａ キャッシュメモリ制御回路２７
データバス ２９〜３１ バス ４１ ブロック内変移 ４２ インデックス ４３ 比較回路 ４５ 主記憶部 ４６ 出力ポート
ＮＤ回路 １９ バスコントローラ ２０ マルチプレクサ ２２ 外部バスインタフェース ２３，２３ａ タグ ２４，２４ａ，２４ｂ フラグ ２５ データ ２６，２６ａ キャッシュメモリ制御回路２７
データバス ２９〜３１ バス ４１ ブロック内変移 ４２ インデックス ４３ 比較回路 ４５ 主記憶部 ４６ 出力ポート
Claims (1)
- 【請求項１】 演算処理装置に内蔵されたコピーバッ
ク方式のキャッシュメモリを含むキャッシュメモリ装置
において、前記演算処理装置が次に実行する命令を予め
取込むプリフェッチキュー部と、このプリフェッチ・キ
ュー部からのプリフェッチ・キューをデコードしこのプ
リフェッチ・キューの内容である命令が、分岐命令、外
部バスアクセス命令を含まない条件を判定するデコーダ
と、このデコーダが現在実行中の命令及び次に実行する
事が予測される命令では外部バスをアクセスする可能性
がないと判断できる場合に、前記キャッシュメモリのブ
ロック番号を順次指し示すカウンタと、このカウンタの
アドレスに従って読出された前記キャッシュメモリのブ
ロックの内容を調べこのブロックの内容が前記演算処理
装置によって書込まれ、キャッシュメモリのデータが現
在の値であり、このデータが主記憶部の保持する値と異
なっている場合に外部バスサイクルを起動し、該当する
キャッシュメモリの内容を前記主記憶部に書き戻すバス
制御部とを備え、外部インターフェースが待ち状態にあ
る間、記憶内容を前記主記憶部の内容と等しくなるよう
にすることを特徴とするキャッシュメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112035A JPH04340145A (ja) | 1991-05-17 | 1991-05-17 | キャッシュメモリ装置 |
| US07/879,314 US5412790A (en) | 1991-05-17 | 1992-05-07 | High-throughput data processing system equipped with cache memory system for achieving high hit ratio |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3112035A JPH04340145A (ja) | 1991-05-17 | 1991-05-17 | キャッシュメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340145A true JPH04340145A (ja) | 1992-11-26 |
Family
ID=14576379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3112035A Pending JPH04340145A (ja) | 1991-05-17 | 1991-05-17 | キャッシュメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5412790A (ja) |
| JP (1) | JPH04340145A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6594732B1 (en) | 1998-12-22 | 2003-07-15 | Nec Electronics Corporation | Computer system with memory system in which cache memory is kept clean |
| JP2009169767A (ja) * | 2008-01-17 | 2009-07-30 | Toshiba Corp | パイプライン型プロセッサ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2762424B1 (fr) * | 1997-04-17 | 2003-01-10 | Gemplus Card Int | Carte a puce avec compteur, notamment compteur d'unite ou de gratifications, et procede de mise en oeuvre |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6028015B2 (ja) * | 1980-08-28 | 1985-07-02 | 日本電気株式会社 | 情報処理装置 |
| US5091846A (en) * | 1986-10-03 | 1992-02-25 | Intergraph Corporation | Cache providing caching/non-caching write-through and copyback modes for virtual addresses and including bus snooping to maintain coherency |
| JP2695157B2 (ja) * | 1986-12-29 | 1997-12-24 | 松下電器産業株式会社 | 可変パイプラインプロセッサ |
| JP2722523B2 (ja) * | 1988-09-21 | 1998-03-04 | 日本電気株式会社 | 命令先取り装置 |
| US5113515A (en) * | 1989-02-03 | 1992-05-12 | Digital Equipment Corporation | Virtual instruction cache system using length responsive decoded instruction shifting and merging with prefetch buffer outputs to fill instruction buffer |
| US5265213A (en) * | 1990-12-10 | 1993-11-23 | Intel Corporation | Pipeline system for executing predicted branch target instruction in a cycle concurrently with the execution of branch instruction |
-
1991
- 1991-05-17 JP JP3112035A patent/JPH04340145A/ja active Pending
-
1992
- 1992-05-07 US US07/879,314 patent/US5412790A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6594732B1 (en) | 1998-12-22 | 2003-07-15 | Nec Electronics Corporation | Computer system with memory system in which cache memory is kept clean |
| JP2009169767A (ja) * | 2008-01-17 | 2009-07-30 | Toshiba Corp | パイプライン型プロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5412790A (en) | 1995-05-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020226 |