JPH02190930A - ソフトウエア命令実行装置 - Google Patents

ソフトウエア命令実行装置

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JPH02190930A
JPH02190930A JP1277333A JP27733389A JPH02190930A JP H02190930 A JPH02190930 A JP H02190930A JP 1277333 A JP1277333 A JP 1277333A JP 27733389 A JP27733389 A JP 27733389A JP H02190930 A JPH02190930 A JP H02190930A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は計算システム、更に詳細に説明すれば。
改良された高いパフォーマンスの多重プロセッサ及びユ
ニ・プロセッサ・コンピュータ・システムに関する。
コンピュータ・システムの設計および開発では。
次第に前記システムのパフォーマンスが重要視されてい
る。パフォーマンスはコンピュータ・システムを含む集
積回路チップの製造に使用される技術の関数であること
が多い、コンピュータ・システムの開発では新しい１つ
の前記技術は相補型金属酸化物半導体（ＣＭＯ５）技術
である。コンピュータ・システムを含むチップの物理数
の減少によって。
ＣＭＯＳ技術は従来のコンピュータ・システムで以前に
１ＲｒＡされたよりも大きい信頼性、保守性及び可用性
を提供する。チップ上の入力／出力ビンの不足が従来の
コンピュータ・システムの問題になっていたが、ＣＭＯ
３技術導入によるチップ数の減少はチップ間の相互接続
（入力／出力ビン）の数を減らした。更に、パフォーマ
ンスはコンピュータ・システムを含むプロセッサの数の
関数となることもある。
Ｂ、従来技術とその課題 前記先進技術のコンピュータ・システムの主要な問題は
複数の長さのデータ・フィールドをメモリから計算機レ
ジスタにロードし且つ計算機レジスタからメモリに記憶
することを可能にするデータ転送命令の提供が必要であ
ることである。米国特許第４７４５５４７号はベクトル
処理でのこの機能の必要性を示唆している。
これを達成する１つの方法は入力／出力動作でのブロッ
ク転送を利用することである。米国特許第４３７０７１
２号及び同第４４３８４９３号はブロック転送手法を開
示している。しかしながら。
前記動作はそのオーバヘッドによりプロセッサ間転送を
大きなデータ・ブロックのＩ１０転送はど有効なものに
はしない。
簡単な限定された目的のデータ転送方法が米国特許第４
７１６５４５号に開示されている。この手法の目的が限
定されるのはダブルワードの読取り又は書込みに限定さ
れるからである。ダブルワード転送を実現する大胆な方
法が米国特許第４３６１８６９号に開示されている。こ
の方法はバスの幅を２倍にすることによりメモリとプロ
セッサの間の転送を高速化している。あいにく、この方
法は可変幅のフィールドの使用に関しては十分な柔軟性
を提供しない。
米国特許第４４９１９０８号にずっと柔軟な方法が開示
されている。この手法は転送命令の１フイールドのオペ
ランドの長さを指定することにより最大４ワードまで転
送する。このフィールドを復号し実際の転送を行なうた
めにマイクロプログラムが使用される。しかしながら、
ファームウェアの実現は柔軟性はあるが本質的に低速で
ある。
可変長のオペランド・フィールドを復号するもう１つの
手段はＩ　Ｂ　Ｍ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｓｃ
ｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、　Ｖｏｌ、　１９．　
Ｎｏ、１．１９７６年６月にＰｌａｎｔ外により開示さ
れているような索引テーブルを用いることである。　　
Ｉ　Ｂ　Ｍ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒ
ｅＢｕｌｌｅｔｉｎ、　Ｖｏｌ、　２５．　Ｎｏ、４．
１９７８年９月にはＮａ１ｒ外により複数ワード転送を
行なうときのキャッシュ管理に関連した問題が記述され
ている。
Ｃ０課題を解決するための手段 本発明は過度のファームウェアの使用による実施に関連
した走行時間の不利を減らすハードウェアを付加するこ
とにより、従来技術で見つかった問題を解決する。良好
な実施例では、ロード命令及び記憶命令のどちらにもソ
フトウェア指定の１〜６４の８ビツト・バイト転送をハ
ードウェアで実行可能にすることにより設計が容易にな
る。
ハードウェアの複雑さは現在のものとほぼ同じハードウ
ェアの使用により減少する。特別のケースの条件を取り
除くことにより、ハードウェアが簡略化されるかも知れ
ない、しかしながら、実際のソフトウェア命令をエミュ
レートする　”ミニ命令”を生成するために幾つかの回
路の付加が必要になることがある。
ミニ命令は既存のハードウェア・アーキテクチャで実行
されるため、マイクロプログラムでの実施に関連した不
利は生じない。
複雑な複数のロード命令又は記憶命令の実行は通常の場
合のように復号とともに開始される。特定の命令が識別
されると、少なくとも１つの”ミニ命令”の使用を特徴
とする特別の条件があるかどうかを判定するためフィー
ルドが検査される。
前記特別のケースに含まれるのは通常のワード境界と一
致しないバイト境界での転送の開始又は終了１通常のダ
ブルワード境界と一致しないバイト境界での転送の開始
又は終了及び８バイトよりも大きいデータ転送である。
もし前記特別のケースがないならば、命令は単に従来技
術の計算機の場合のように実行される。もし特別のケー
スが見つかれば、新たに加えられた制御ロジックは、現
在の命令が制御フィールドにセットされた一連の変数に
より複数回実行され、所望の複雑なロード又は記憶を最
も効率的な方法で行なうことを保証する。各々の実行は
既存のソフトウェア・アーキテクチャで可能なため、″
ミニ命令”と呼ばれるが、最も効率的な走行時間実行を
保証するのに許容される変数に制約がある。
Ｄ、実施例 本発明はシングル・プロセッサ又は多重プロセッサを持
つＩＢＭシステム３７０アーキテクチャを有する最新の
コンピュータ・システムで実施されることが望ましい、
前記システムが本明細書に記述される。
第２図には、本発明を用いるユニ・プロセッサ・コンピ
ュータ・システムが示されている。第２図で、ユニ・プ
ロセッサ・システムは記憶制御装置（ＳＣＬ）　１２に
接続されたし３メモリ　１０を含む。
１つの端で、記憶制御装置１２は、統合アダプタ及び単
一カード・チャネル１６に接続される統合Ｉ１０サブシ
ステム制御部１４に接続される。他の端では。
記憶制御装置１２は、命令キャッシュ及びデータ・キャ
ッシュ−ひとまとめにして’ＬＬ”キャッシュと呼ばれ
るーを含むＩ１０キャッシュ（Ｌｌ）　１８に接続され
る。　Ｉ１０キャッシュ１８は命令装置（Ｉユニット）
・実行装置（Ｅユニット）・制御記憶装置（Ｃ／Ｓ）　
２０及びベクトル・プロセッサ（ＶＰ）　２２に接続さ
れる。ベクトル・プロセッサ２２は米国特許出馴第５３
０８４２号（１９８３年９月９日出願）に記述されてい
る。第２図のユニ・プロセッサ・システムは多重システ
ム・チャネル通信装置２４も含む。
Ｌ３メモリＩＯは２枚の”知能”メモリ・カードを含む
、これらのカードはある特定の特徴：誤り検査及び訂正
、拡張誤り検査及び訂正（ＥＣＣ）、リフレッシュ・ア
ドレス・レジスタ及びカウンタ、並びに予備ビット能力
を持たせることにより　”知能的”である、　Ｌ３メモ
リ１０に対するインタフェースは８ビット幅である。メ
モリ・サイズは８，１６．３２及び６４メガバイトであ
る。　Ｌ３メモリは記憶制御装置（ＳＣＬ）　１２に接
続される。
記憶制御装置１２は、Ｌ３メモリ１Ｏ１Ｉ１０サブシス
テム制御部１４及びＩ１０キャッシュ１８に対するアク
セスを調停する３つのバス・アービタを含む、記憶制御
装置１２は更にｌ１０（Ｌｌ）キャッシュ１８を探索す
る能力を有するディレクトリを含む、もしデータがＬｌ
キャッシュ１８に置かれているが該データが陳腐化して
いれば、記憶制御装置１２はＬ１キャッシュ１８にある
陳腐化したデータを無効にし、それにより　Ｉ１０サブ
システム制御部１４がＬ３メモリｌＯにあるデータを更
新できるようにする。その後、命令／実行装置２０は更
新されたデータをＬ３メモリ１０から人手しなければな
らない、記憶制御装置Ｉ２は更に、■１０サブシステム
制御部１４からＬ３メモリ１０に入力されるデータを緩
衝記憶し且つ命令／実行装置２０からＬ３メモリ１０に
入力されるデータを緩衝記憶するための複数のバッファ
を含む、命令／実行装置２０に関連したバッファは２５
６バイト・ライン・バッファであり、順次動作のような
一定の命令タイプのエントリを一回に８バイト作ること
を可能にする。このライン・バッファは、それが−杯の
ときは、Ｌ３メモリへのデータのブロック転送を生じさ
せる。その結果、メモリ動作は個々の記憶動作の数から
それよりもずっと少ないライン転送の数に減らされる。
Ｌｌキャッシュ１８を端成する命令キャッシュ及びデー
タ・キャッシュは各々が１６にｂのキャッシュである。
記憶制御装置１２に対するインタフェースは８バイト幅
である。従って、記憶制御装置１２からのインページ動
作は８データ転送サイクルを要する。データ・キャッシ
ュは”ストアスルー”・キャッシュである。これは命令
／実行装置１２０からのデータがＬ３メモリに記憶され
ることを意味し、もし対応する陳腐化されたデータがＬ
ｌキャッシュ１８に存在しなければ、該データはＬ１キ
ャッシュに持込まれて記憶されることはない、この動作
を援助するため、Ｌ１データ・キャッシュと共に”スト
ア・バッファ“が存在し、最大８ストア動作までの緩衝
記憶が可能である。
ベクトル・プロセッサ２２はデータ・キャッシュに接続
される。ベクトル・プロセッサ２２は記憶制御表ｂ：１
１２への命令／実行装置２０のデータフローを共有する
が、ベクトル・プロセッサ２２は、それが動作している
間は、命令／実行装置２０がデータ取出しのために記憶
制御装置１２にアクセスすることを許可しない。
統合Ｉ１０サブシステム１４は８バイト・バスを介して
記憶制御装置１２に接続される。サブシステム１４は３
つの６４バイト・バッファを含む、これらのバッファは
統合Ｉ１０サブシステム１４から来るデータを記憶制御
装置１２に同期させるために用いられる。即ち、命令／
実行装置２０及びＩ１０サブシステム１４は異なるクロ
ックで動作し、２つのグロックの同期は３つの６４バイ
ト・バッファ構造により達成される。
多重システム・チャネル通信装置２４は、システムに対
し外部的にパッケージされた４ポート・チャネル間アダ
プタである。
第３図には、′本発明を用いるトライアゾイック（多重
プロセッサ）システムを示す、第３図で。
一対のし３メモリ１０＾／１０Ｂはバス切替装置（ＢＳ
Ｕ）２６に接続され、ＢＳＵはＬ２キャッシュ２６Ａを
含む、ＢＳＵ２６は統合Ｉ１０サブシステム１４．共用
チャネル・プロセッサ２８及び３つのプロセッサ（第１
のプロセッサは命令／データ・キャッシュ１８Ａ及び命
令／実行装置／制御記憶装置２０＾を含み、第２のプロ
セッサは命令／データ・キャッシュ１８Ｂ及び命令／実
行装置／制御記惇装置２０Ｂを含み、第３のプロセッサ
は命令／データ・キャッシュ１８Ｃ及び命令／実行装置
／制御記憶装置２０Ｇを含む）に接続される。命令／デ
ータ・キャッシュ１８Ａ、　１８Ｂ及び１８Ｃの各々は
”しどキャッシュと呼ばれる。　Ｂ５０２６にあるキャ
ッシュはＬ２キャッシュ２６　Ａと呼ばれ、メイン・メ
モリＩＯＡ／ＩＯＢはＬ３メモリと呼ばれる。
ＢＳＵ２６は３つのプロセッサ１８Ａ／２０Ａ、　１８
Ｂ／２０［及び１８ｃ／２０Ｃ，２つのＬ３メモリ・ポ
ートＩＯＡ／ＩＯＢ、２つ（７）　共用チャネル・プロ
セッサ２８、並びに統合Ｉ１０サブシステム１４を接続
する。　Ｂ５０２Ｂには、３つのプロセッサの各々から
Ｌ３メモリへの要求、又はＩ１０サブシステム１４ある
いは共用チャネル・プロセッサからの要求のような、処
理すべき要求に対する優先順位を決定する回路、インタ
フェースを作動させる回路、及びし２キヤツシユ２６Ａ
をアクセスする回路が含まれる。　Ｌ２キャッシュ２６
Ａは”ストアイン”キャッシュである。これは、データ
を変更するため、Ｌ２キャッシュをアクセスする動作は
！、２キヤツシユに常駐するデータも変更しなければな
らないことを意味する（このルールの唯一の例外は、も
し動作がＩ１０サブシステム１４から始まるなら、且つ
もしデータがＬ３メモリＩＯＡ／１０Ｂにだけ常駐し、
Ｌ２キャッシュ２６Ａには常駐していないなら、データ
はし３メモリにおいてだけ変更され、Ｌ２キャッシュで
は行なわれない）、システムは命令／実行装置２０＾、
　２０Ｂ及び２０Ｇにそれぞれ関連したベクトル・プロ
セッサ２２Ａ、　２２Ｂ及び２２Ｃも含む。
ＢＳＵ　２６及びＬ３メモリＩＯＡ／１０Ｂ　（７）間
ツインタフエースは第２図における単一８バイト・ポー
トの代わりに２つの１６バイト・ライン／ポートを含む
。
しかしながら、第２図のメモリ１０は第３図のメモリ・
カードＩＯＡ／ＩＱＢと全く同じである。第３図の２つ
のメモリ・カードＩＯＡ／ＩＯＢは並列にアクセスされ
る。
共用チャネル・プロセッサ２８は２つのポート（各々の
ポートは８バイトのインタフェースである）を介してＢ
ＳＵ２６に接続される。共用チャネル・プロセッサ２８
はＢＳＵ２６から独立した周波数で動作され、ＢＳＵ内
のクロックは、第２図の記憶制御装置１２と統合Ｉ１０
サブシステム１４の間のクロック同期と同様の方法で、
共用チャネル・プロセッサ２８にあるクロックと同期さ
れる。
第２図のユニ・プロセッサ・コンピュータ・システムの
動作の機能は第２＠に関連して以下に説明する。普通、
命令は命令キャッシュ（Ｌｌキャッシュ）１８にあり、
実行されるのを待つ、命令／実行装置２０は１、ｌキャ
ッシュ内に配列されたディレクトリを探索し、そこに典
型的な命令が記憶されているかどうかを判定する。もし
Ｌ１キャッシュ１８に命令が記憶されていなければ、命
令／実行装置２０は記憶制御装置１２に対する記憶要求
を生成する。
命令のアドレス、又は命令を含むキャッシュ・ラインが
記憶制御装置１２に供給される。記憶制御装置１２はＬ
３メモリ１０に接続されたバスに対するアクセスを調停
する。結局、命令／実行装置２０からの要求はＬ３メモ
リ１０に渡される。該要求はＬ３メモリ中のラインが命
令／実行装置２０に取出される予定であることを表わす
コマンドを含む、　Ｌ３メモリは要求をラッチしてそれ
を復号し、メモリ・カードにおける位置を選択する。こ
のカードには命令が記憶され、数サイクルの遅延の後、
命令はＬ３メモリから８バイト・インクリメントで記憶
制御装置１２に引渡される。そして命令は記憶制御装置
１２から命令キャッシュ（Ｌｌキャッシュ）１８に転送
され、そこに−時的に記憶される。命令は命令キャッシ
ュ１８から命令／実行装置２０内の命令バッファに再転
送される。
命令は命令装置２０内の復号器を介して復号される。メ
モリｌＯに常駐するオペランドは命令を実行するために
しばしば必要になる。命令／実行装置２０はデータ・キ
ャッシュ１８でディレクトリを探索し、もしオペランド
がデータ・キャッシュ１８のディレクトリで見つからな
いなら、もう１つの記憶アクセスが命令／実行装置２０
によって指令され。
前述の命令キャッシュ・ミスの場合と全く同じようにし
３メモリ１０をアクセスする。オペランドはデータ・キ
ャッシュに記憶され、命令／実行装置２０はデータ・キ
ャッシュ１８でオペランドを探索する。
もし命令がマイクロコードの使用を必要とするなら、命
令／実行装置２０は命令／実行装置２０のカードに常駐
するマイクロコードを利用する。もし入力／出力　（Ｉ
ｌｏ）動作の実行が必要なら、命令／実行装置２０は命
令キャッシュ１８にあるＩ１０命令を復号する。情報は
Ｌ３メモリ１０の補助部分−命令／実行から分離された
部分−に記憶される。その時点で、命令／実行装置２０
は前記情報がＬ３メモリに記憶されていることを統合Ｉ
１０サブシステム１４に知らせ、サブシステム１４のプ
ロセッサはＬ３メモリ１０をアクセスして情報を取出す
。
第３図の多重プロセッサ・コンピュータ・システムの動
作の機能は第３図に関連して以下に説明する。第３図で
、特定の命令／実行装置、２０Ａ、２０Ｂ又は２０Ｃの
１つが命令を必要とし、それ自身のＬ１キャッシュ１８
Ａ、１８Ｂ又は１８Ｃの１つで所望の命令を探索するも
のと仮定する。更に、所望の命令が１，１キヤツシユに
ないものと仮定する。そして特定の命令／実行装置はＬ
２キャッシュ２８Ａを探索するためにＢ５１２Ｂに対す
るアクセスを要求する。　ＢＳ［２６はアービタを含む
、アービタは命令／実行装置２０Ａ、　２０Ｂ、２０Ｃ
の各々からの要求及び共用チャネル・プロセッサ２８か
らの要求並びに統合Ｉ１０サブシステム１４からの要求
を受取り、これらの装置の１つに対する一時のアクセス
を許可する。特定の命令／実行袋ｆｉ（２０Ａ〜２０Ｃ
の１つ）が１２キヤツシユ２６＾を探索するためＢＳＵ
２６に対するアクセスを許可されると、該特定の命令／
実行装置は所望の命令についてＢＳＵ　２Ｂ内に配列さ
れたＬ２キャッシュ２６Ａのディレクトリを探索する４ Ｌ２キヤツシユで所望の命令が見つかるものと仮定する
。その場合、所望の命令は特定の命令／実行装置に返送
される。もし所望の命令がＬ２キャッシュ内で見つから
ないなら、そのディレクトリによる指示に従って、Ｌ３
メモリＩＯＡ又は１０Ｂの１つに対し所望の命令が要求
される。もし所望の命令がＬ３メモリで見つかれば、そ
れは直ちに、−回に１６バイト、Ｂ５０２６に転送され
、Ｂ５０２６内のし２キヤツシユ２６Ａに記憶されると
同時に、特定の命令／実行装置（２０Ａ〜２０Ｃの１つ
）にバイパスされる。Ｂ５０２８が有する追加の機能は
多重プロセッサ・システムにおける記憶の一貫性のルー
ルに関連する０例えば、特定の命令／実行装置２０Ｃ（
さもなければ”プロセッサ″２０Ｃと呼ばれる）がデー
タを変更すると、当該データは該複合体における全ての
他の命令／実行装置、即ち”プロセッサ”、２０Ａ、２
０Ｂに明らかにされなければならない、もしプロセッサ
２０Ｃが現にそのＬｌキャッシュ１８Ｃに記憶されたデ
ータを変更すれば、その特定のデータの探索はＢ５１２
６のＬ２キャッシュ・ディレクトリ２８Ａで行なわれる
。もし見つかれば、該特定のデータはＬｌキャッシュ１
８Ｃでの変更を反映するように変更される。
更に、他のプロセッサ２０Ａ及び２０Ｂは、前記他のプ
ロセッサがそれらのＬｌキャッシュ１８Ａ及び１８Ｂに
存在している対応するデータを変更することを可能にす
るために、Ｌ２キャッシュ２６Ａにいま存在している変
更された正しいデータを見ることが許される。従って、
問題のプロセッサ２０Ｃは他のプロセッサ２０Ａ及び２
０Ｂがそれらの対応するデータを変更する機会を得るま
では特定のデータを再アクセスすることはできない。
第４図には、各々の命令／実行装置（第２図の２０又は
第３図の２０Ａ〜２０Ｃの１つ）及びその対応するＬ１
キャッシュ（第２図の１８又は第３図の１８Ａ〜１８Ｃ
の１つ）の詳細な構成を示す、第２図及び第３図で、命
令／実行装置２０．２ＯＡ、２０Ｂ及び２０Ｃは”■、
ユニットＥユニットＣ／Ｓ　（９２ＫＢ）”と表示され
たブロックに配列されている。このブロックは”プロセ
ッサ”命令処理装置！１又は、前述のように、”命令／
実行装置”と呼ばれることがある。
下記の説明では簡略化のために、ブロック２０．２０Ａ
〜２０Ｃの各々は”プロセッサ”と呼ばれる。更に。
”Ｉ１０キャッシュ（Ｌｌ）″は″Ｌ１キャッシュ”と
呼ばれる。第４図はプロセッサ（２０，２０Ａ、２０Ｂ
又は２０Ｃ）及びＬ１キャッシュ（１８，１８Ａ、　１
８Ｂ又は１８Ｃ）の詳細な構造を示す。
第４図で、プロセッサ（２０，２０Ａ〜２０Ｃの１つ）
は下記のエレメントを含む、制御記憶サブシステム２０
−１は８４にバイトの高速固定制御記憶２Ｏ−ＩＡ、ペ
ージング可能領域（８にバイト、２にワード、４ウエイ
・アソシアティブ・ページング可能領域）２〇−１８、
ページング可能制御記憶２０−１８のディレクトリ（Ｃ
５ＤＩＲ）　２Ｏ−ＩＣ，制御記憶アドレス・レジスタ
（Ｃ５ＡＲ）　２０−１０、及び８工レメント分岐及び
リンク（ＢＡＬ　ＳＴに）機能２０−　Ｉ　Ｅを含む、
計算機状態制御部２０−２はプロセッサの大域制御部２
Ｏ−２Ａ、制御記憶起点アドレス・バスを介してＣ５Ａ
Ｒに接続されたＯＰ分岐テーブル２Ｏ−２Ｂ−マイクロ
コード化された命令の最初のアドレスを生成するのに用
いられる−を含む、アドレス生成装置２０−３は３つの
チップを含む、第１のチップは命令キャッシュＤＬＡＴ
及びディレクトリ２Ｏ−３Ａ、第２のチップはデータ・
キャッシュＤＬＡＴ及びディレクトリ２Ｏ−３Ｂ、第３
のチップはアドレス生成チップ２Ｏ−３Ｃで、アドレス
・バスを介してＬ１キャッシュ１８．１８Ａ〜１８Ｃに
接続される。命令ＤＬＡＴ及びディレクトリ２０−３＾
は、要求された命令がＬＬキャッシュの命令キャッシュ
部分１８−ＩＡにあることを表わす４本の“ヒツト”ラ
インを介して、Ｌｌキャッシュの命令キャッシュ部分に
接続される。同様に、要求されたデータがＬｌキャッシ
ュのデータ・キャッシュ１８−２Ｂにあることを表わす
４本の”ヒツト”ラインがデータＤＬＡＴ及びディレク
トリ２Ｏ−３Ｂに接続する。アドレス生成装置２０−３
は（ＧＰＲコピー２Ｏ−３Ｄ内に）アドレスを生成する
ために用いる１６個の汎用レジスタのコピー並びに命令
／実行のマイクロコードにアドレスを供給するために用
いる３個の記憶アドレス・レジスタ（ＳＡＲ）　２Ｏ−
３Ｅを含む、固定小数点ユニット２〇−４はデータ・バ
ス（Ｄバス）を介してデータ・キャッシュ１８−２に接
続され１局所記憶スタック（局所記憶）２０−４＾（前
述の１６個の汎用レジスタ及びマイクロコード専用の幾
つかの作業レジスタを含む）１条件レジスタ２Ｏ−４Ｂ
（幾つかの算術及びシフト演算の結果並びに３７０条件
コードの結果を含む）。
４バイトの演算論理機構（ＡＬＵ）２０−４Ｃ，８バイ
トの回転組合せ装置２０−４０．及び分岐ビット選択ハ
ードウェア２Ｏ−４Ｅ（分岐動作の方向を決定する種々
のレジスター汎用レジスタ、作業レジスタ及び条件レジ
スターからのビットの選択を可能にする）を含む。
浮動小数点プロセッサ２０−５は浮動小数点レジスタ（
ＦＰＲ）及び４個のマイクロコード作業レジスタ２Ｏ−
５Ｅ、コマンド　（ＣＨＤ）復号及び制御機能２Ｏ−５
Ａ、浮動小数点加算機４Ｉ２０−５８．固定小数点及び
浮動小数点乗算アレイ２Ｏ−５Ｃ，平方根及び除算機構
２０−５０を含む、浮動小数点プロセッサ２０−５は米
国特許出願第１０２９８５号（１９８７年９月３０日出
願）に開示されている一ＡＬＵ　２Ｏ−４Ｃは係属中の
米国特許出願第Ｑ６６５８０号（１９８７年６月２６日
出願）に開示されている加算機構を含む、外部チップ２
０−６はタイマ及び割込み構造、その他を含む。
該割込みはＩ１０サブシステム１４から与えられる。
プロセッサ間通信機能（ＩＰＣ）　２０−７は通信バス
を介して記憶サブシステムに接続され、それによってプ
ロセッサは互いにメツセージを渡すとともに時刻機構の
アクセスを可能にする。
第４図で、　Ｌｌキャッシュ（１８，１８Ａ、　１８Ｂ
又は１８Ｃの１つ）は下記のエレメントを含む、命令キ
ャッシュ１８−１は１６にバイト７４ウエイ・キャッシ
ュ１８−ＩＡ、その出力に１６バイト命令バツフア　１
８−ＩＢ、及び記憶装置からの入力に８バイト・インベ
ージ・レジスタ１８−ＩＣから成る。命令キャッシュ１
８−１に接続された記憶バスは８バイト幅で、インベー
ジ・レジスタ１８−１ｃに接続されている。インベージ
・レジスタ１８−ＩＣは制御記憶サブシステム２０−１
に接続され、ページング可能制御記憶ミスの場合に、デ
ータを該サブシステムに供給する。データ・キャッシュ
１８−２はインページ・バッファ１８−２Ａ（これも記
憶バスに接続される）、データ・キャッシュ１８−２８
　（１６にバイト、４ウエイ・キャッシュ）、キャッシ
ュ・データフロー１８−２Ｃ（一連の入／出力レジスタ
を含み、８バイト・データ・バス（Ｄバス）を介してプ
ロセッサに接続され、８バイトのベクトル・バスを介し
てベクトル・プロセッサ（２２Ａ〜２２Ｃ）に接続され
る）、及び８エレメント記憶バッファ１８−２０から成
る。
第４図に示すプロセッサ及びＬ１キャッシュの機能的な
動作は第４図に関連して下記に説明する。
実行される命令は命令キャッシュ１８−ＩＡにあると仮
定する。命令は命令キャッシュ１８−ＩＡから取出され
、命令バッファ１８−ＩＢに記憶される（命令バッファ
は常に一杯になるようにあらゆる試みがなされる）、命
令は命令バッファ１８−ＩＢから取出され、アドレス生
成チップ２０−３、固定小数点ユニット２０−４．及び
計算機状態制御部２０−２の命令レジスタに記憶され、
その時点で、命令の復号が始まる。
もしオペランドが必要なら、オペランドはアドレス生成
袋ｇ（２０−３のＧＰＲコピー２０−３０から取出され
る（通常、もしオペランドがＲＸ命令の基底レジスタ及
び指標レジスタに必要なら、ＧＰＲコピーがアクセスさ
れる）０次のサイクルで、アドレス生成プロセスが始ま
る。基底レジスタ及び指標レジスタの内容が命令からの
変位フィールドに加えられ。
有効アドレスが生成されてデータ・キャッシュ１８−２
及び（又は）命令キャッシュ１８−１に送られる。
この例では、オペランドが要求される。その結果。
有効アドレスはデータ・キャッシュ１８−２に送られる
。アドレスはデータＤＬＡＴ及びディレクトリ・チップ
２０−３８にも送られる（この例では、オペランドが要
求されているから）、キャッシュ及びディレクトリのア
クセスは第３のサイクルで始まる。
ＤＬＡＴ　２Ｏ−３Ｂはアドレスが有効アドレスから絶
対アドレスに変換可能かどうかを判定する。
この変換は前に実行されていると仮定すると、その変換
結果が記録される。変換されたアドレスはキャッシュ・
ディレクトリ２０−３８の出力と比較される。データは
前にデータ・キャッシュ１８−２Ｂに取込まれていると
仮定すると、ディレクトリの出力とＤＬＡＴの出力が比
較される。もし両者が等しければ、４本の”ヒツト”ラ
インの１つがデータＤＬＡＴ及びディレクトリ２０−３
８から生成される。該ヒツト・ラインはデータ・キャッ
シュ１８−２Ｂに接続され；命令はアドレスとしてＯＰ
分岐テーブル２０２Ｂに供給される。ＯＰ分岐テーブル
は命令を実行するために必要なマイクロコード・ルーチ
ンの開始アドレスを供給する。これらの命令、並びに他
の命令は、実行するのに２サイクル以上を必要とする。
よって、ＯＰ分岐テーブルが探索されている間。
命令の復号は延期される。マイクロコードの場合。
マイクロ命令を復号ハードウェアに供給するのに■バス
が利用される。命令キャッシュ１８−ＩＡは遮断され、
制御記憶２Ｏ−ＩＡが作動され、マイクロ命令がＩバス
を介して渡される。
浮動小数点命令の場合、実行する正しい動作を指示し識
別するためにコマンドがアドレス生成サイクル中に浮動
小数点ユニット２０−５に送られる点を除き、復号は前
述のように進められる０例えば。
ＲＸ浮動小数点命令では、前述のように、オペランドは
データ・キャッシュ１８−２Ｂから取出され、取出され
たオペランドは固定小数点ユニット２０−４に代って浮
動小数点ユニット２０−５に転送される。浮動小数点命
令の実行が開始される。それが終了すると、その実行の
結果が固定小数点ユニット２０−４に返送される。該”
結果”は条件コード、及びオーバフローのような、任意
の割込み条件である。
下記は第４図の機能的な動作の再説明であるが、ここで
は第４図の前記機能的な動作のバイブライン方式の性質
を強調して説明する。
パイプライン動作の第１の段階は命令復号と呼ばれ、命
令が復号される。メモリに１つのオペランドがあるＲＸ
命令の場合には、基底レジスタ及び指標レジスタの内容
がＧＰＲコピー２０−３０から取得されなければならな
い、変位フィールドが基底レジスタ及び指標レジスタに
加えられる０次のサイクルの初めに、基底、指標及び変
位フィールドの加算が終了し、有効アドレスを生ずる。
有効アドレスはＤＬＡＴ及びディレクトリ・チップ２Ｏ
−３Ａ／２０−３Ｂに送られる。有効アドレスの上位部
分は変換されなければならないが、下位部分は変換され
ず、キャッシュ１８−ＩＡ／１８−２８に送られる。第
３のサイクルで、取得したビットを用いて、キャッシュ
はアクセス動作を開始する。絶対アドレスを得るため仮
想アドレスを用いて、ＤＬＡＴディレクトリが探索され
る。この絶対アドレスはキャッシュ・ディレクトリに保
持された絶対アドレスと比較される。
もし両者が一致すれば、”ヒツト”ラインが生成され、
キャッシュ・チップ１８−ＩＡ／１８−２８に送られる
。
同時に、キャッシュ・チップが全ての４つのアソシアテ
ィビティ・クラスをアクセスし、それに応じて出力をラ
ッチする。
第４のサイクルで、４つの“スロット”即ちアソシアテ
ィビティ・クラスの１つが選択され、データは位置合わ
せされ、データ・バスを介して固定又は浮動小数点ユニ
ット２０−４．２０−５に送られる。
その結果、第４のサイクルの終りで、１つのオペランド
がＡＬＬＩ　２Ｏ−４Ｃ入力部にラッチされる。その間
に、プロセッサでは他の命令が実行中である。
他のオペランドを得るためＧＰＲコピー２０−３０及び
局所記憶２Ｏ−４Ａがアクセスされる。この時点で、両
オペランドが＾Ｌｕ　２０〜４０の入力部にラッチされ
る。計算を実行し、条件レジスタをセットし、最後に結
果をＧＰＲコピー２０−３０内の汎用レジスタに書込む
のに１サイクルを要する。結果は、例えば、アドレス計
算に必要とすることがあれば、アドレス生成チップ２Ｏ
−３Ｃに入力されるであろう、一定の命令を実行してい
る間は、キャッシュ１ｇ−ＩＡ／１８−２８のアクセス
は必要としない、よって、命令復号が終了すると、（キ
ャッシュのアクセスに関して）それ以上遅延せずに結果
が実行装置に直接波される。よって、命令が復号されア
ドレス生成チップ２０−３に渡されると直ちに、もう１
つの命令が復号される。
１１に辺童冷 以上で本発明を実施する良好な実施例として１８Ｍシス
テム３７０のアーキテクチャについて説明したので、特
定のインプリメンテ−シコンの詳細について以下に説明
する。
本発明は特に、アーキテクチャに含まれる１〜Ｎ個のレ
ジスタにロード又は記憶するのに用いられる。３７０　
ＲＸタイプのマルチプル命令に関する。
Ｎはアーキテクチャによって指定されたレジスタの最大
数である。これらの命令はＬＭ（ロード・マルチプル）
、ＳＴＭ（ストア・マルチプル）、ＬＡＮ（ロード・ア
クセス・レジスタ・マルチプル）及びＳＴＡＭ（ストア
・アクセス・レジスタ・マルチプル）を含む、対象とな
るレジスタはＬＭ及びＳ１阿のためのＧＰＲ（汎用レジ
スタ）、並びニＬＡＮ及びＳＴＡＭノＡＲ（７クセスレ
ジスタ）である、これらのレジスタの各々は１ワード（
４バイト）のデータを保持する。
オペランド・データの長さは１ワードがらＮワードまで
変化し、記憶位置は任意のバイト・アドレスで開始する
ことができる。使用されるハードウェアは各命令を更に
小さい”ミニ命令”に分割する。ミニ命令はほぼパイプ
ライン式に実行され、それによって、マイクロコード・
セットアツプ時間即ち逐次実行の遅延特性に関連したオ
ーバヘッドなしに３７０命令を実現する。
ミニ命令の実行中に幾つかの例外的な条件が起こりうる
。これらの条件は記憶保護、アドレッシング例外、ＴＬ
Ｂ　（テーブル・ルックアサイド・バッファ）ミス及び
ページ・フォールトを含む。
記憶保護、アドレッシング例外及びページ・フォールト
例外の発生は少なく、マイクロコードによって処理され
る。しかしながら、　ＴＬＢミス発生は多いので、特別
のハードウェアが構築され、ＬＨ。
ＳＴＭ、ＬＡＭ及びＳＴＡＭ命令の実行の間にこの条件
を処理する。
下記はこれらの命令の一般的な命令形式である：ＬＭ　
　　　　Ｒ１，Ｒ３，Ｂ２（Ｂ２）ＳＴＭ　　　　Ｒ１
、Ｒ３，Ｂ２（Ｂ２）ＬＡＭ　　　　Ｒ１，Ｒ３，Ｂ２
（８２）ＳＴＡＭ　　　　Ｒ１，Ｒ３，Ｂ２（８２）こ
こで、　Ｒ１及びＲ３はロード又は記憶される最初及び
最後のレジスタをそれぞれ指定する命令のフィールドで
ある。これらの命令はマクロ命令と呼ばれる。　ＬＨ及
びＳＴＨのために定義されたレジスタはＧＰＲであり、
ＬＡＮ及びＳＴＡＭのために定義されたしジスタはＡＲ
である。　ＬＭ及びＬＡＮ命令の場合、汎用レジスタ　
Ｒ１，Ｒ１＋１．　Ｒ１＋２．、、Ｒ３がアドレスＤ２
（Ｂ２）からロードされる。　Ｒ１とＲ３の間にレジス
タ１５があれば、レジスタ１５に続いてレジスタ０がロ
ードされる。　Ｄ２（Ｂ２）は、変位Ｄ２と基底レジス
タＢ２の内容を加えることにより計算される。同様に、
　ＳＴＭ及びＳＴＡＭ命令は、レジスタ　旧、　１１１
＋１゜旧＋２．．．．Ｒ３の内容をアドレスＤ２（Ｂ２
）に記憶させる。
本設計でＧＰＲとして選択されたＲＡＭは多重ポート・
アレイ（２つの書込ポート及び３つの読取ポート）であ
り、同時に２つの異なるアドレスへの書込みを可能にす
る。各々の書込みポートは４バイト幅であり、それ自身
のアドレス及びイネーブル・ラインによって制御される
。３つの読取ポートも同時読取能力を有する。これらの
特徴は、８バイト・データ・バスと結合され、同時に２
つのＧＰＨのローディング又は記憶を可能にする。最初
の命令のＲ１フィールドで開始する＋Ｏ／＋１／＋２加
算機構はミニ命令のセットを生成するのに用いられ。
各ミニ命令は２つのレジスタまでロード又は記憶する。
記憶アドレスの配列次第で異なるシーケンスの命令が生
成される。ミニ命令は、Ｒ３フィールドによって指定さ
れた最後のレジスタがロード又は記憶されるまでバイブ
ライン式に実行される。
本設計でＡＲとして選択されたＲＡＭはそれぞれが４バ
イト幅の読取リポート及び書込みポートを１つずつ持つ
２ポート・アレイである。これはサイクル毎に１つのレ
ジスタしかロードされないことを意味する。従って、各
々のミニ命令は１つのＡＲをロード又は記憶し、最後の
ＡＲがロード又は記憶されるまでパイプライン式に実行
が続く。
命令は各々のマクロ命令の実行が幾つかの”単位動作”
から成るように実現することができる。
各々の前記単位動作はミニ命令と呼ばれる。必要な動作
の数は命令のＲフィールドによって決まる。
更に、動作はハードウェア・ループで実現することがで
きる。各々のループで、レジスタ・フィールドが命令の
Ｒ３フィールドと比較される４両者が一致するとループ
は終了する。
プロセッサ設計は３７０命令の形式により制御されるの
で、プロセッサのロジックは入力として命令を用いる。
そして目的は３７０命令のサブセットとしてマクロ命令
の動作要求を構築することである。これはその機能を識
別、復号、制御し且つ実行するのに必要な回路の追加を
最少にする。
ミニ命令は入力として３７０マクロ命令を用いて生成さ
れる。　Ｒ１及びＲ２フィールドの内容を除いてミニ命
令はマクロ命令と同じ形式を有する。最初のマクロ命令
のＯＰコードは、ロジックによる複数の動作に代ってシ
ングル動作として扱われる。
第１図で、最初のマクロ命令が命令レジスタ２Ｏ−４Ｆ
から復号され、ＩＲＩ−Ｒ３１＞１であるとき、ミニ・
モード制御ラッチ２０−４２はループ・モード又はミニ
命令モードがセットされていることを表わす、十Ｏ７÷
１７＋２インクリメンタ２０−４４はマクロ命令の旧フ
ィールドによりシード（ｓｅｅｄ）され。
ミニ命令のＲフィールドの値を生成するのに用いられる
。３つの加算機構出力のうちの２つはマルチプレクサ２
０−４６により、ミニ命令を生成するマクロ命令のＲフ
ィールドを置き換えるように選択される。マルチプレク
サ２０−４８はその次のシードとして活動するインクリ
メンタ２０−４４の出力を選択する。このプロセスはイ
ンクリメンタ２０−４４の出力がＲ３保管レジスタ２０
−５０中の値に一致するまで続き、一致した時点でミニ
命令モード・ラッチ２０−４２はリセットされ通常の命
令処理が再開される。
最初の記憶アドレスはフィールド０２（Ｂ２）によって
形成される。しかしながら、ループ・モード制御ラッチ
２０−４２がセットされると、アドレス生成ロジックは
ミニ命令の８２及びＤ２フィールドを無視する０次の記
憶アドレスは前に計算されたアドレスを次のダブルワー
ド位置に進めることにより形成される。
前述のように、使用される記憶システムは概念的にダブ
ルワード（ＯＷ）として知られる８バイト単位に分割さ
れる。単一の取出し又は記憶動作はこの境界を越えるこ
とはできない、従って、８バイト単位の第７のバイトで
始まり次の単位の第２のバイトまで続く通常の４バイト
記憶動作は、終了するのに２つの記憶アクセスを必要と
する。このような取出し又は記憶はクロス境界又はＤｖ
境界外勤作として知られる。ダブルワード境界に関する
記憶アドレスの位置は境界合せとして知られる。
もし記憶アドレスがダブルワード境界になければ、２つ
の設計オプションがある。第１のオプションは、マクロ
命令が完全に実行されるまで動作毎に８バイトのデータ
をアクセスし、記憶装置を２回アクセスすることにより
クロス境界状態の検出及び処理を可能にすることである
。第２のオプションは、最初の動作について指定された
記憶アドレスから次のダブルワード境界までデータをア
クセスし、そして次の動作について１つの境界から次の
境界まで完全なダブルワードをアクセスし。
最後のダブルワード境界から所望のデータの終りまで取
出すことにより実行を終了することである。
この第２の方法はクロス境界キャッシュ・アクセスを取
り除き、従って全体の命令実行時間を短縮する。よって
、第２の方法がこのプロセッサ設計のだめに選択される
。
取出しの度に、有効アドレス及びオペランド長から成る
要求が記憶装置に送られる。記憶装置がクロス境界状態
を検出するのを阻止するために、送られる要求は常に１
バイトのデータに対するものである。このデータは左詰
めでデータ・バスに乗せられる。しかしながら、返送さ
れるのは８バイトであり、従ってプロセッサはデータを
組合わせる方法の選択から開放される。
Ｒ１＝　Ｒ３の場合のＬＨ命令はハードウェアにより追
加の遅延なしに通常の４バイト・ロードとして実行され
る。同様に、Ｒ１＋１　＝Ｒ３の場合のＬＭ全命令８バ
イト・ロードとして処理される。ミニ命令モード・ラッ
チ２０−４２はセットされず、従って。
ハードウェアはマクロ命令をミニ命令には分割しない、
　ＬＭ全命令残りの大部分は　ＩＲＩ−Ｒ３１＞１とな
るようなＲ１及びＲ３フィールドを含む、このようなＬ
Ｈ命令を実現するのに必要な動作のシーケンスは、ロー
ドされる記憶アドレス及びレジスタの数により３つのケ
ースに分類される。
もしデータが既にダブルワード境界合せされていて　Ｉ
ＲＩ−Ｒ３１＞１なら、命令はケース１として分類され
る。そして、命令ＬＭ　ＧＰＲＩ、ＧＰＲ５Ｂ２（Ｂ２
）Ｂ２（Ｂ２）はダブルワード境界に分解する−が下記
のミニ命令に分割される： ＩＪＯＩ　　　　　ＧＰＲＩ、ＧＰＩ？２Ｌに０２　　
　　　ＧＰＲ３，ＧＰＲ４しＭＯ３ＧＰＲ５，ＧＰＲ８ ラッチ２０−４２がセットされてミニ命令モードを表わ
し、ロードされる最後のレジスタ、このケースではＧＰ
Ｒ５が後の使用のため保管される。　ＧＰＲＩは４０／
＋１／＋２加算機構２０−４４に入力され、出力ＧＰＲ
Ｉ及びＧＰＲ２がマクロ命令のＲフィールドを置き換え
る。
＋２出力、　ＧＰＲ３は次のミニ命令の生成で用いるた
め加算機構に戻される。このシーケンスは加算機構の出
力が保管レジスタ内のＲ３フィールドと一致するまで続
く、この時点でミニ命令モード・ラッチ２０−４２はリ
セットされ通常の命令処理が再開する。
最初のミニ命令は８バイト・ロードとして処理される。
データが記憶装置から戻ると、ＧＰＲＩはデータ・バス
の上位半分から書込まれ、　ＧＰＲ２は下位半分から書
込まれる。　ＧＰＲ３及びＧＰＲ４も同様に処理される
。最後の命令はＧＰＲ５を２回指定するが、シングル書
込ポート・イネーブルによりＧＰＲ５はデータ・バスの
上位半分からだけ書込まれる。
アドレスがダブルワード境界にないとき５ミニ命令シー
ケンスはあまり明らかではない、記憶装置における下記
の配列について考えるニアドレス　　　　内容 Ｏａｂｃｄｅｆｇｈ ｇ　　　　　　　　ｉｊｋ１ｍｎｏｐ １８　　　　　　　　　　　　　　　　ｑｒｓｔｕｖｗ
ｘこの場合、内容の各文字はデータのバイトである。
Ｂ２（Ｂ２）が２に決まると、　ＬＮ　　ＧＰＲＩ、Ｇ
ＰＲ５Ｂ２（Ｂ２）はＧＰＲ１＝ｃｄｅｆ、　ＧＰＲ２
＝ｇｈｉｊ、　ＧＰＲ３＝ｋ１ｍｎ、　ＧＰＲ４＝ｏｐ
ｑｒ及びＧＰＲ５＝ｓｔｕｖを生じるはずである。ダブ
ルワードの最初の半分にあるか又はワード境界にあるこ
のようなデータ位置合わせアドレスはケース２として分
類される。
ＬＭ全命令実行を速めるには、動作によって通常生じる
余分な記憶サイクルが削除されなければならない、これ
はデータを保管し組合わせるシステムによって行なわれ
る。これを実行するには、最初のミニ命令はＧＰＲ［、
かロードしない、記憶装置は最初の取出しがバイト”ｃ
ｄｅｆｇｈａｂ”を生じるようにデータの回転を要求さ
れる。全体のダブルワードはＧＰＲ２レジスタに向かう
データの最初の２バイト、”ｇｈ”の保管作用を行なう
クロス境界バッファ２０−６６として知られるレジスタ
に保管される。
そしてワード″ｃｄｅｆ”はＧＰＲｌに書込まれる。記
憶アドレスが８だけ進められた後、次のミニ命令はＧＰ
Ｒ２及びＧＰＲ３をロードし、　ＧＰＲ４に向かうデー
タの最初の２バイトを保管できる。この命令のデータ取
出しはデータ・バスに”ｋｌｍｎｏｐｉｊ”を生じる。
１１１１００１１にセットされた８ビツト・マスク　２
０−６２は”ｋ１ｍｎ″及びｉｊＮをデータ・バスから
、ＩＴｇｈＮをクロス境界バッファ２０−６６から選択
する。従って、データ　″ｋ］闘ｇｈｉｊ”はＧＰＲＲ
ＡＭ２Ｏ−４Ａに書込まれる。
しかしながら、レジスタの入れ換えに注目されたい、ケ
ースＩ　　ＬＭのダブルワード境界合わせされた状態に
おけるように書込まれているのは、もはやＧＰＲ２，Ｇ
ＰＲ３ではなく　、　ＧＰＲ３，ＧＰＲ２である。よっ
て、このケースのミニ命令は、正しいデータが正しいレ
ジスタに書込まれることを保証するために逆に生成され
なければならない、下記はその時のケース２　ＬＭのシ
ーケンスである。
ＬＭＯＩ　　　ＧＰＲＩ、ＧＰＲＩ ＬＭＯ２ＧＰＲ３，ＧＰＲ２ ＬＭ０３　　　ＧＰＲ５，ＧＰＲ４ ケース２　ＬＭを表わすラッチをセットすることにより
、ミニ命令ＬＭ　　にＰＲ３，ＧＰＲ２が１６レジスタ
・ロードとして実行されるのを阻止する必要がある。
データがロードされる最初のアドレスがもしダブルワー
ドの後半に入るなら、ケース３のタイプの命令が存在す
る。ケースＬ　　ＬＨの場合と同じ論法を用いて、下記
のミニ命令を生成する必要がある。
ＬＭＯＩ　　　　　ＧＰＲＩ、ＧＰＲＩＬＭＯ２ＧＰＲ
Ｉ、ＧＰＲ２ ＬＭＯ３ＧＰＲ３，ＧＰＲ４ ＬＨ０４ＧＰＲ５，ＧＰＲ５ 最初のロードはＧＰＲｌの一部だけを持込む０次のロー
ドはＧＰＲＩの残りの部分、　ＧＰＲ２の全部及びＧＰ
Ｒ３の一部を持込む、残りのミニ命令も同様に実行され
る０通常の命令ストリーム処理は最後のミニ命令の復号
サイクルが終了すると直ちに再開することができる。
動的アドレス変換（ＤＡＴ）がイネーブルされていると
、記憶アドレスはＴＬｔｌによって変換される。
もしＴＬＢミスが起これば、記憶アドレスはページ・テ
ーブル及びセグメント・テーブルにより変換される。設
計を容易にするため、命令は変換の終了時に再実行され
る。再実行前に汎用レジスタの内容に特別の注意が払わ
れる。
概要について第５図を参照されたい。
ＬＨ全命令実行のためＴＬＢミスが次々と起き且つＢ２
フィールドによって指定されたレジスタが新しいデータ
に変更されている場合、　ＬＭマクロ命令での使用を目
的とした基底レジスタ（Ｂ２）はバックアップ・レジス
タ（８２バツクアツプ）　２Ｏ−４Ａ２に保管される。
下記のＬＨ全命令ついて検討する。
ＬＭ　　Ｒ４，Ｒ８Ｂ２（［１２）　　；ただし　Ｂ２
：５このケースでは、最初のミニＬＨ命令の実行後、Ｇ
ＰＲ５は記憶装置からの新しいデータに更新される。
従って最初の基底レジスタの値が破壊される。もしこの
時点後にＴＬＢミスが起きれば、最初の基底レジスタの
値は失われているため、　ＴＬＢミスが解決された後は
ＬＭ命令を再実行することができない。
よって、どのＬＭミニ命令でもその実行が終了するまで
、ＬＨマクロ命令の実行時には最初の基底レジスタが必
ず保管される。
ＬＭマクロ命令が検出された後、基底レジスタが３２バ
ツクアツプ・レジスタ２０−４＾２にロードされ。
該レジスタはもう１つのマクロ命令が生じるまで保持さ
れる。そしてＬＭミニ命令の実行が始まり。
各々のＬＨミニ命令の記憶アドレスをハードウェアが生
成する。もしＴＬＢミスが起きれば、制御ラッチがセッ
トされ、この割込みを解決する状態機械の実行が始まる
０機械の次の状態はアドレス変換が終了した後に生じる
。最後に、ＴＬＢミスを起こした最初のＬＨ全命令再実
行されると、最後の状態が得られる。制御信号８２バツ
クアツプ使用によりハードウェアはＧＰＲアレイ２Ｏ−
４Ａからの基底値に代わる基底値として８２バツクアツ
プ・レジスタ２Ｏ−４Ａ２内の値を用いる。
ＴＬＢミスが解決されたのちＬＭ全命令再実行される時
、ハードウェアは再実行中の新しいＬＨマクロ命令と古
いＬＭマクロ命令の相違を検出することができない、　
８２バツクアツプ使用制御ラインはこのケースを検出す
るために用いられ、８２バツクアツプ・レジスタがＧＰ
Ｒ２からの変更された基底値に変更されるのを阻止する
。最初のＬＨミニ命令が実行し終るまで、ハードウェア
は８２バツクアツプ使用ラインを活動状態に保持する。
ページ・テーブル及びセグメント・テーブルによる記憶
アドレスの変換が失敗すると、ページ・フォールト状態
が生じる。再試行能力のないシステムと異なり、このプ
ロセッサは実行が始まる前に記憶オペランドの予備検査
は実行しない、記憶アドレスはキャッシュがアクセスさ
れるときに変換される。もしページ・フォールトが起こ
れば。
レジスタの内容を正しい値に復元するために再試行機構
が用いられる。
ＬＨの場合のように、Ｒ１＝Ｒ３の場合の５７Ｍ命令は
ハードウェアにより余分な遅延なしに通常の４バイト記
憶として実行される。同様に、ＲＩ＋Ｉ　＝　Ｒ３の場
合の５７Ｍ命令は８バイト記憶として処理される。残り
の５７Ｍ命令を実現するのに必要な動作のシーケンスは
、マクロ命令による指定によって記憶される記憶アドレ
ス及びレジスタ数により、　ＬＭの場合と同じ３つのケ
ースに分類される。
Ｂ２（Ｂ２）がダブルワード境界である場合の命令ＳＴ
Ｍ　　ＧＰＲＩ、ＧＰＲ５，Ｂ２（Ｂ２）は下記のミニ
記憶に分割される。
ＳＴＭＯＩ　　　　　ＧＰＲＩ、ＧＰＲ２ＳＴＭＯ２Ｇ
ＰＲ３，ＧＰＲ４ ＳＴＭＯ３ＧＰＲ５，ＧＰＲ５ ミニ命令生成はＬＭ全命令場合と同じように作用する。
同様に、命令ＳＴＭ　　ＧＰＲＩ、ＧＰＲ６，Ｂ２（８
２）は下記に分割される。
ＳＴＭＯＩ　　　　　ＧＰＲＩ、ＧＰＲ２ＳＴＭＯ２Ｇ
ＰＲ３，ＧＰＲ４ ＳＴＭＯ３ＧＰＲ５，ＧＰＲ６ ＳＴＭ命令の場合、−回に８バイトのデータが記憶され
る。プロセッサはこれらのケース１のタイプのＳＴＭで
データを回転する必要がない。
アドレスＤ２（Ｂ２）がダブルワード境界にないことも
ある。　ＬＭのケースの場合のように、通常はクロス境
界記憶動作中に起きる２番目の記憶アクセスは性能上の
理由のため削除されなければならない。
これを達成するため、プロセッサは最初の２つのレジス
タのデータをＧＰＲから読取り、該データが所望の記憶
結果と整列されるまでそれを８バイト単位として回転す
る。これは下記の例に最もよく示される。命令ＳＴＭ　
　ＧＰＲＩ、ＧＰＲ３，Ｂ２（Ｂ２）で下記のＧＰＲＩ
、ＧＰＲ２，ＧＰＲ３の場合：ＧＰＲＩの内容：　　ａ
ｂｅｄ ＧＰＲ２の内容：　　ｅｆｇｈ ＧＰＲ３の内容：　　１ｊｋｌ 並びに０２（Ｂ２）が４であり、それを奇数のレジスタ
を記憶するケース２のＳＴＭにする場合について検討す
る。もし記憶内容が全てＸに初期設定されていたならば
、所望の記憶結果は下記になる。
アドレス　　　内容 Ｏｘｘｘｘａｂｃｄ ８　　　　　　　ｅｆｇｈｉｊｋｌ 生成される最初のミニ命令はＳＴ！４　　ＧＰＲＩ、Ｇ
ＰＲ２，０２（Ｂ２）である、そしてプロセッサはＧＰ
ＲＩ及びＧＰＲ２からａｂｃｄｅｆｇｈ”を読出し、そ
の結果をｅｆｇｈａｂｅｄ”を生じるように８バイト単
位として回転させる。このデータはレジスタに保管され
るとともに、４バイトを記憶する要求により記憶装置に
も送られる。そしてワード″’ａｂｅｄ”は０２（Ｂ２
）に記憶される９次のミニ命令が生成されるとき、＋Ｏ
／÷１１＋２インクリメンタ２０−４４の出力はＲ３保
管レジスタ２０−５０の値と比較され、ミニ状態ラッチ
２０−４２がリセットされる。従って、ミニ命令ＳＴＭ
　ＧＰＲ３，ＧＰＲ３゜Ｂ２（８２）が生成される。最
初の記憶アドレスに基づいてＧＰＲ３が読取られ、保管
レジスタ内のデータと組合わされる。そして結果”ｅｆ
ｇｈｉｊｋｌ″は記憶装置に送られ該命令は終了する。
代わりに、マクロ命令は偶数のレジスタを記憶するＳＴ
Ｍ　　ＧＰＲＩ、ＧＰＨ４が予定され、アドレスは依然
″４″′であると仮定する。もしＧＰＲＩ、ＧＰＨ２及
びＧＰＨ３が前述の通りでありＧＰＨ４が値　■ｎｏｐ
“に初期設定されたならば、所望の結果は下記のように
なる。
アドレス　　　内容 Ｏｘｘｘｘａｂｃｄ ８　　　　　　　ｅｆｇｈｉｊｋ１ １８　　　　　　　　　　　　　ｍｎｏｐススＸス保管
されたＲ３の値はＧＰＨ４となる。前記命令の場合のよ
うに、生成された最初のミニ命令はＳＴＭ　　ＧＰＲＹ
、ＧＰＨ２となる。これはＧＰＲｌの値’ａｂｃｄ”を
記憶し保管レジスタに　ｅｆｇｈ”を書込む、そして次
に生成されるミニ命令はＳＴＭ　　ＧＰＨ３，ＧＰＨ４
となる。この命令の実行は保管レジスタからの”ｅｆｇ
ｈ”及びＧＰＨ３の値″１ｊｋｌ”を記憶する。’ＧＰ
Ｒ４″の最初に保管されたＲ３の値は十〇／＋１／＋２
インクリメンタ２０−４４の出力で実現されるが、　Ｇ
ＰＨの値は実際にはまだ記憶装置に書込まれていないた
め、ミニ命令生成はまだ終了することができない、従っ
て、もう１つのミニ命令ＳＴＭ　　ＧＰＨ４，ＧＰＨ４
が生成されなければならない、ミニ命令生成を終了させ
るには、加算機構の出力と保管されたＲ３の値を比較す
るだけではなく、偶数又は奇数レジスタが記憶されてい
るかどうかを識別するロジックも必要である。そしてミ
ニ命令ＳＴＭ　　ＧＰＨ４，ＧＰＨ４の実行はＧＰＨ４
の値　肛。ｐを記憶し通常の処理が再開される。
同じ理由により、ケース３について下記のミニ命令を生
成することが必要である。
ＳＴＭ　　ＧＰＲＩ、ＧＰＨ５，Ｄ２（Ｂ２）　＝＞奇
数のレジスタＳＴＭＯＩ　　　ＧＰＲＩ、ＧＰＨ２，Ｄ
２（Ｂ２）５７ＭＯ２ＧＰＨ３，ＧＰｆ１４，１）２（
＋１２）５７ＭＯ３ＧＰＨ５，ＧＰＨ５，Ｄ２（Ｂ２）
５７ＭＯ４ＧＰＨ５，ＧＰＨ５，Ｄ２（Ｂ２）ＳＴＭ　
　ＧＰＲＩ、ＧＰＨ６，Ｄ２（Ｂ２）　＝＞偶数のレジ
スタＳＴＭＯＩ　　　ＧＰＲＩ、ＧＰＨ２，Ｄ２（Ｂ２
）５７ＭＯ２ＧＰＨ３，ＧＰＨ４，Ｄ２（Ｂ２）５７Ｍ
Ｏ３ＧＰＨ５，ＧＰＩ＋６．０２（８２）５７ＭＯ４Ｇ
ＰＨ８，ＧＰＨ８，Ｄ２（８２）これらは他のＳＴＭと
同じように実行される。
各々の５７Ｍミニ命令は記憶装置に対し必要なデータを
記憶する要求を送る。　３７Ｍマクロ命令の実行に必要
な全ての要求は最後の要求が受取られるまで緩衝記憶さ
れ、その時点で記憶装置は実際のメモリへのデータの記
憶を開始することができる。
もし５７Ｍミニ命令の実行中にＴＬＢミスが起これば、
アドレス変換が終了したとき緩衝記憶された記憶要求は
捨てられ３７Ｍマクロ命令が再実行される。
ＴＬＢミスの場合のように、　３７Ｍ中のページ・フォ
ールトの発生は全ての緩衝記憶されたミニ命令を取消す
、　３７Ｍマクロ命令はフォールトの解決後に再試行機
構を用いて再実行される。
Ｅ１発明の効果 本発明によれば、アドレスが所定の境界にない場合であ
っても、ロード命令や記憶命令等のソフトウェア命令を
一連のミニ命令の形でハードウェアによって効率よく実
行することができる。
【図面の簡単な説明】
第１図は本発明を含む固定小数点ユニット２０−４のブ
ロック図である。 第２図は本発明を用いるシングル・プロセッサ・コンピ
ュータ・システムのブロック図である６第３図は本発明
を用いる多重プロセッサ・コンピュータ・システムのブ
ロック図である。 第４図は命令／実行装置の詳細なブロック図である。 第５図はテーブル・ルックアサイド・バッファ・ミスの
概略図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝 （外１名） 第２図 Ｍ４図

Claims (1)

  1. 【特許請求の範囲】 コンピュータ・システムにおいて、 ソフトウェア命令の実行の相対的な複雑さを決定する手
    段、及び 複数のミニ命令を生成するため前記決定手段に接続され
    前記複数のミニ命令の各々が前記ソフトウェア命令の正
    しいサブセットとなり且つ前記複数のミニ命令の実行が
    前記ソフトウェア命令の実行と機能的に同等となる結果
    を生じる手段 を含むソフトウェア命令実行装置。
JP1277333A 1988-12-29 1989-10-26 ソフトウエア命令実行装置 Granted JPH02190930A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001142691A (ja) * 1999-11-11 2001-05-25 Fujitsu Ltd 処理装置
JP2004515857A (ja) * 2000-12-06 2004-05-27 インテル・コーポレーション マルチサイクル命令
WO2013145529A1 (ja) * 2012-03-30 2013-10-03 日本電気株式会社 演算処理装置、その演算処理方法、及び演算処理プログラムが格納された記憶媒体

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04260929A (ja) * 1991-01-21 1992-09-16 Mitsubishi Electric Corp データ処理装置
JPH0650162U (ja) * 1992-12-17 1994-07-08 古河電気工業株式会社 耐雷電線
JP3207591B2 (ja) * 1993-03-19 2001-09-10 株式会社日立製作所 キャッシュメモリを有する計算機の改良
US5584009A (en) * 1993-10-18 1996-12-10 Cyrix Corporation System and method of retiring store data from a write buffer
US6219773B1 (en) 1993-10-18 2001-04-17 Via-Cyrix, Inc. System and method of retiring misaligned write operands from a write buffer
US5471598A (en) * 1993-10-18 1995-11-28 Cyrix Corporation Data dependency detection and handling in a microprocessor with write buffer
US5740398A (en) * 1993-10-18 1998-04-14 Cyrix Corporation Program order sequencing of data in a microprocessor with write buffer
US5615402A (en) * 1993-10-18 1997-03-25 Cyrix Corporation Unified write buffer having information identifying whether the address belongs to a first write operand or a second write operand having an extra wide latch
US5781750A (en) * 1994-01-11 1998-07-14 Exponential Technology, Inc. Dual-instruction-set architecture CPU with hidden software emulation mode
US5481684A (en) * 1994-01-11 1996-01-02 Exponential Technology, Inc. Emulating operating system calls in an alternate instruction set using a modified code segment descriptor
US5542059A (en) * 1994-01-11 1996-07-30 Exponential Technology, Inc. Dual instruction set processor having a pipeline with a pipestage functional unit that is relocatable in time and sequence order
US5581717A (en) * 1994-03-01 1996-12-03 Intel Corporation Decoding circuit and method providing immediate data for a micro-operation issued from a decoder
DE69506623T2 (de) * 1994-06-03 1999-07-22 Motorola, Inc., Schaumburg, Ill. Datenprozessor mit einer Ausführungseinheit zur Durchführung von Ladebefehlen und Verfahren zu seinem Betrieb
US5685009A (en) * 1994-07-20 1997-11-04 Exponential Technology, Inc. Shared floating-point registers and register port-pairing in a dual-architecture CPU
US5481693A (en) * 1994-07-20 1996-01-02 Exponential Technology, Inc. Shared register architecture for a dual-instruction-set CPU
US5781790A (en) * 1995-12-29 1998-07-14 Intel Corporation Method and apparatus for performing floating point to integer transfers and vice versa
US5896522A (en) * 1996-12-31 1999-04-20 Unisys Corporation Selective emulation interpretation using transformed instructions
US6016532A (en) * 1997-06-27 2000-01-18 Sun Microsystems, Inc. Method for handling data cache misses using help instructions
US5878252A (en) * 1997-06-27 1999-03-02 Sun Microsystems, Inc. Microprocessor configured to generate help instructions for performing data cache fills
US6035394A (en) * 1998-02-17 2000-03-07 International Business Machines Corporation System for providing high performance speculative processing of complex load/store instructions by generating primitive instructions in the load/store unit and sequencer in parallel
US6389449B1 (en) * 1998-12-16 2002-05-14 Clearwater Networks, Inc. Interstream control and communications for multi-streaming digital processors
US7020879B1 (en) * 1998-12-16 2006-03-28 Mips Technologies, Inc. Interrupt and exception handling for multi-streaming digital processors
US7257814B1 (en) 1998-12-16 2007-08-14 Mips Technologies, Inc. Method and apparatus for implementing atomicity of memory operations in dynamic multi-streaming processors
US6189082B1 (en) 1999-01-29 2001-02-13 Neomagic Corp. Burst access of registers at non-consecutive addresses using a mapping control word
US6408380B1 (en) * 1999-05-21 2002-06-18 Institute For The Development Of Emerging Architectures, L.L.C. Execution of an instruction to load two independently selected registers in a single cycle
US6820195B1 (en) * 1999-10-01 2004-11-16 Hitachi, Ltd. Aligning load/store data with big/little endian determined rotation distance control
DE19948100A1 (de) * 1999-10-06 2001-04-12 Infineon Technologies Ag Prozessorsystem
JP2004518183A (ja) * 2000-07-14 2004-06-17 クリアウオーター・ネツトワークス・インコーポレイテツド マルチスレッド・システムにおける命令のフェッチとディスパッチ
US7043416B1 (en) * 2001-07-27 2006-05-09 Lsi Logic Corporation System and method for state restoration in a diagnostic module for a high-speed microprocessor
US7372928B1 (en) * 2002-11-15 2008-05-13 Cypress Semiconductor Corporation Method and system of cycle slip framing in a deserializer
US7073019B2 (en) * 2002-12-11 2006-07-04 Cypress Semiconductor Corporation Method and apparatus for assembling non-aligned packet fragments over multiple cycles
US7843922B1 (en) 2002-12-18 2010-11-30 Cypress Semiconductor Corporation Method and apparatus for separation of control and data packets
US7400620B1 (en) 2002-12-19 2008-07-15 Cypress Semiconductor Corporation Method and apparatus for handling small packets
US7420975B1 (en) 2002-12-20 2008-09-02 Cypress Semiconductor Corporation Method and apparatus for a high-speed frame tagger
US7324562B1 (en) 2002-12-20 2008-01-29 Cypress Semiconductor Corporation Method and apparatus for introducing differential delay between virtually concatenated tributaries
US7493392B1 (en) 2002-12-20 2009-02-17 Cypress Semiconductor Corporation Method and apparatus for assembly of virtually concatenated data
US7069407B1 (en) 2002-12-20 2006-06-27 Cypress Semiconductor Corporation Method and apparatus for a multi-channel high speed framer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51120147A (en) * 1975-04-12 1976-10-21 Nec Corp Information processor
JPS5394739A (en) * 1977-01-14 1978-08-19 Hitachi Ltd Computer of micro program control system
JPS6240740A (ja) * 1985-08-16 1987-02-21 Fujitsu Ltd 半導体装置の絶縁物アイソレ−シヨン領域の形成方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1426749A (en) * 1973-06-05 1976-03-03 Burroughs Corp Micro programme data processor having parallel instruction flow streams for plural level of subinstruction sets
JPS51144142A (en) * 1975-06-06 1976-12-10 Hitachi Ltd Information processing
US4168523A (en) * 1975-11-07 1979-09-18 Ncr Corporation Data processor utilizing a two level microaddressing controller
US4199811A (en) * 1977-09-02 1980-04-22 Sperry Corporation Microprogrammable computer utilizing concurrently operating processors
US4298927A (en) * 1978-10-23 1981-11-03 International Business Machines Corporation Computer instruction prefetch circuit
US4307445A (en) * 1978-11-17 1981-12-22 Motorola, Inc. Microprogrammed control apparatus having a two-level control store for data processor
US4315308A (en) * 1978-12-21 1982-02-09 Intel Corporation Interface between a microprocessor chip and peripheral subsystems
US4325120A (en) * 1978-12-21 1982-04-13 Intel Corporation Data processing system
US4319324A (en) * 1980-01-08 1982-03-09 Honeywell Information Systems Inc. Double word fetch system
US4361869A (en) * 1980-01-08 1982-11-30 Honeywell Information Systems Inc. Multimode memory system using a multiword common bus for double word and single word transfer
US4367524A (en) * 1980-02-07 1983-01-04 Intel Corporation Microinstruction execution unit for use in a microprocessor
US4415969A (en) * 1980-02-07 1983-11-15 Intel Corporation Macroinstruction translator unit for use in a microprocessor
US4384324A (en) * 1980-05-06 1983-05-17 Burroughs Corporation Microprogrammed digital data processing system employing tasking at a microinstruction level
US4493020A (en) * 1980-05-06 1985-01-08 Burroughs Corporation Microprogrammed digital data processor employing microinstruction tasking and dynamic register allocation
US4370712A (en) * 1980-10-31 1983-01-25 Honeywell Information Systems Inc. Memory controller with address independent burst mode capability
US4438493A (en) * 1981-07-06 1984-03-20 Honeywell Information Systems Inc. Multiwork memory data storage and addressing technique and apparatus
US4472772A (en) * 1981-08-03 1984-09-18 Burroughs Corporation High speed microinstruction execution apparatus
US4491908A (en) * 1981-12-01 1985-01-01 Honeywell Information Systems Inc. Microprogrammed control of extended integer and commercial instruction processor instructions through use of a data type field in a central processor unit
HU186150B (en) * 1982-10-29 1985-06-28 Latszereszeti Eszkoezoek Gyara Process for the removal electrolitically of nickel, chrome ot gold layers from the surface of copper or cupric alloys and equipemnt for carrying out the process
US4569016A (en) * 1983-06-30 1986-02-04 International Business Machines Corporation Mechanism for implementing one machine cycle executable mask and rotate instructions in a primitive instruction set computing system
US4862351A (en) * 1983-09-01 1989-08-29 Unisys Corporation Method of executing called activities via depictor-linked low level language microcode, hardware logic, and high level language commands; and apparatus for same
US4876639A (en) * 1983-09-20 1989-10-24 Mensch Jr William D Method and circuitry for causing sixteen bit microprocessor to execute eight bit op codes to produce either internal sixteen bit operation or internal eight bit operation in accordance with an emulation bit
US4947316A (en) * 1983-12-29 1990-08-07 International Business Machines Corporation Internal bus architecture employing a simplified rapidly executable instruction set
JPS6133546A (ja) * 1984-07-25 1986-02-17 Nec Corp 情報処理装置
US4716545A (en) * 1985-03-19 1987-12-29 Wang Laboratories, Inc. Memory means with multiple word read and single word write
US4745547A (en) * 1985-06-17 1988-05-17 International Business Machines Corp. Vector processing
JPH0827716B2 (ja) * 1985-10-25 1996-03-21 株式会社日立製作所 データ処理装置及びデータ処理方法
CA1278382C (en) * 1986-12-15 1990-12-27 Brian J. Sprague Reduced instruction set computing apparatus and methods
US4992934A (en) * 1986-12-15 1991-02-12 United Technologies Corporation Reduced instruction set computing apparatus and methods
US5136696A (en) * 1988-06-27 1992-08-04 Prime Computer, Inc. High-performance pipelined central processor for predicting the occurrence of executing single-cycle instructions and multicycle instructions
JPH0748179B2 (ja) * 1988-10-12 1995-05-24 日本電気株式会社 データ処理装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51120147A (en) * 1975-04-12 1976-10-21 Nec Corp Information processor
JPS5394739A (en) * 1977-01-14 1978-08-19 Hitachi Ltd Computer of micro program control system
JPS6240740A (ja) * 1985-08-16 1987-02-21 Fujitsu Ltd 半導体装置の絶縁物アイソレ−シヨン領域の形成方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001142691A (ja) * 1999-11-11 2001-05-25 Fujitsu Ltd 処理装置
JP2004515857A (ja) * 2000-12-06 2004-05-27 インテル・コーポレーション マルチサイクル命令
US7472259B2 (en) 2000-12-06 2008-12-30 Analog Devices, Inc. Multi-cycle instructions
WO2013145529A1 (ja) * 2012-03-30 2013-10-03 日本電気株式会社 演算処理装置、その演算処理方法、及び演算処理プログラムが格納された記憶媒体
JPWO2013145529A1 (ja) * 2012-03-30 2015-12-10 日本電気株式会社 演算処理装置、その演算処理方法、及び演算処理プログラム

Also Published As

Publication number Publication date
EP0375950B1 (en) 1996-05-01
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US5291586A (en) 1994-03-01
EP0375950A3 (en) 1991-12-18
DE68926385D1 (de) 1996-06-05
JPH0583932B2 (ja) 1993-11-30
DE68926385T2 (de) 1996-11-07

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