JPH0748179B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0748179B2 JPH0748179B2 JP63256845A JP25684588A JPH0748179B2 JP H0748179 B2 JPH0748179 B2 JP H0748179B2 JP 63256845 A JP63256845 A JP 63256845A JP 25684588 A JP25684588 A JP 25684588A JP H0748179 B2 JPH0748179 B2 JP H0748179B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- instruction
- registers
- group
- store
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は汎用レジスタ，アドレスレジスタなど複数種類
の各々が複数個からなるレジスタ群に対して１命令で複
数個のレジスタを指定して主記憶装置へストアする命令
を処理するデータ処理装置に係り、特に一連の番号を付
けられメモリへストアされたとき同一のデータ幅を占め
る複数個のレジスタから構成される第１のレジスタ群と
第２のレジスタ群を有し、上記メモリへのデータのスト
アを個々のレジスタの複数個分のデータ幅で行い得るデ
ータ処理装置に関するものである。
の各々が複数個からなるレジスタ群に対して１命令で複
数個のレジスタを指定して主記憶装置へストアする命令
を処理するデータ処理装置に係り、特に一連の番号を付
けられメモリへストアされたとき同一のデータ幅を占め
る複数個のレジスタから構成される第１のレジスタ群と
第２のレジスタ群を有し、上記メモリへのデータのスト
アを個々のレジスタの複数個分のデータ幅で行い得るデ
ータ処理装置に関するものである。
この種のデータ処理装置では、ベースレジスタ（Base R
egister）と呼ばれる主に主記憶装置内の命令語や命令
で使用するデータを指定するためのアドレス情報を格納
するレジスタや汎用レジスタ（General Register）と呼
ばれる主に演算データやベースレジスタとともに使用さ
れるインデクス（index）情報を格納するレジスタが複
数個ずつ用意されており、プログラムから自由に使用で
きるようになつている。
egister）と呼ばれる主に主記憶装置内の命令語や命令
で使用するデータを指定するためのアドレス情報を格納
するレジスタや汎用レジスタ（General Register）と呼
ばれる主に演算データやベースレジスタとともに使用さ
れるインデクス（index）情報を格納するレジスタが複
数個ずつ用意されており、プログラムから自由に使用で
きるようになつている。
そして、ベースレジスタや汎用レジスタは各々連続した
互いに独立な番号が付けられ、この番号を指定すること
でプログラムから簡単に使用できるようになつているが
その数に限りがあるためサブルーチンプログラム等で作
業用レジスタを必要とする場合メインプログラム側で使
用していたレジスタを一時退避しメインプログラムに戻
るときに回復する必要がある。
互いに独立な番号が付けられ、この番号を指定すること
でプログラムから簡単に使用できるようになつているが
その数に限りがあるためサブルーチンプログラム等で作
業用レジスタを必要とする場合メインプログラム側で使
用していたレジスタを一時退避しメインプログラムに戻
るときに回復する必要がある。
このときに使用される命令にロードマルチプル（Load M
ultiple）命令（以下、LM命令と呼称する）やストアマ
ルチプル（Store Multiple）命令（以下、STM命令と呼
称する）がある。そして、このLM命令およびSTM命令はL
M命令,STM命令の命令語形式を示す図である第４図に示
すような命令形式をしており、LM命令あるいはSTM命令
であることを示すオペコード部OP,LM命令のときはレジ
スタにロードするデータが格納されている主記憶装置上
のアドレスを示しSTM命令のときはレジスタの内容をス
トアすべき主記憶装置上のアドレスを示すADRフイール
ド，ロードあるいはストアするベースレジスタ，汎用レ
ジスタの個数を示すNb,Ngフイールド，ロードあるいは
ストアするベースレジスタ，汎用レジスタの先頭番号を
示すBi,Giフイールドを持つ。このLM命令,STM命令でロ
ードあるいはストアされるベースレジスタはBiで示され
る番号から連続する番号を持つNb個であり、同じく汎用
レジスタはGiで示される番号から連続する番号を持つNg
個である。
ultiple）命令（以下、LM命令と呼称する）やストアマ
ルチプル（Store Multiple）命令（以下、STM命令と呼
称する）がある。そして、このLM命令およびSTM命令はL
M命令,STM命令の命令語形式を示す図である第４図に示
すような命令形式をしており、LM命令あるいはSTM命令
であることを示すオペコード部OP,LM命令のときはレジ
スタにロードするデータが格納されている主記憶装置上
のアドレスを示しSTM命令のときはレジスタの内容をス
トアすべき主記憶装置上のアドレスを示すADRフイール
ド，ロードあるいはストアするベースレジスタ，汎用レ
ジスタの個数を示すNb,Ngフイールド，ロードあるいは
ストアするベースレジスタ，汎用レジスタの先頭番号を
示すBi,Giフイールドを持つ。このLM命令,STM命令でロ
ードあるいはストアされるベースレジスタはBiで示され
る番号から連続する番号を持つNb個であり、同じく汎用
レジスタはGiで示される番号から連続する番号を持つNg
個である。
そして、メインプログラムからサブルーチンプログラム
が呼ばれるとき、メインプログラムで使用していたベー
スレジスタおよび汎用レジスタの内容はSTM命令によつ
て主記憶装置へ退避され以降サブルーチンプログラムで
はこれらのベースレジスタおよび汎用レジスタを自由に
使用できるようになる。サブルーチンプログラムでの処
理が終わり呼び出し元のメインプログラムへ戻るときST
M命令によつて主記憶装置へ退避されていたベースレジ
スタ・汎用レジスタは、LM命令によつてサブルーチンプ
ログラムを呼ぶ前の状態に回復されメインプログラムの
処理が続けられる。
が呼ばれるとき、メインプログラムで使用していたベー
スレジスタおよび汎用レジスタの内容はSTM命令によつ
て主記憶装置へ退避され以降サブルーチンプログラムで
はこれらのベースレジスタおよび汎用レジスタを自由に
使用できるようになる。サブルーチンプログラムでの処
理が終わり呼び出し元のメインプログラムへ戻るときST
M命令によつて主記憶装置へ退避されていたベースレジ
スタ・汎用レジスタは、LM命令によつてサブルーチンプ
ログラムを呼ぶ前の状態に回復されメインプログラムの
処理が続けられる。
LM命令およびSTM命令の特長は、複数のレジスタを退避
・回復するときに通常のロード命令・ストア命令のよう
にレジスタ１個ずつに命令１個ずつを記述する必要がな
くプログラムが簡単になることであるが、実際にロード
あるいはストアされるレジスタが命令語中に１つずつ記
述されているわけではないので、データ処理装置の制御
回路が先頭のレジスタ番号Bi,Giとレジスタの個数Nb,Ng
から各々のレジスタ番号を生成しレジスタの読出し・書
込みを制御しなければならない。
・回復するときに通常のロード命令・ストア命令のよう
にレジスタ１個ずつに命令１個ずつを記述する必要がな
くプログラムが簡単になることであるが、実際にロード
あるいはストアされるレジスタが命令語中に１つずつ記
述されているわけではないので、データ処理装置の制御
回路が先頭のレジスタ番号Bi,Giとレジスタの個数Nb,Ng
から各々のレジスタ番号を生成しレジスタの読出し・書
込みを制御しなければならない。
一般に、高速の汎用のデータ処理装置では、種々のデー
タサイズの演算処理を高速化するために、主記憶装置と
の間の読出しおよび書込みのデータ幅をなるべく広くと
り効率を上げようとしており、通常このデータ幅はベー
スレジスタおよび汎用レジスタのデータ幅の２倍あるい
はそれ以上にとられていることが多いが、LM命令,STM命
令では上述したロード・ストアのレジスタ番号の制御の
複雑さ故に、この主記憶装置とデータ処理装置との間の
データパスを有効に利用できていなかつた。
タサイズの演算処理を高速化するために、主記憶装置と
の間の読出しおよび書込みのデータ幅をなるべく広くと
り効率を上げようとしており、通常このデータ幅はベー
スレジスタおよび汎用レジスタのデータ幅の２倍あるい
はそれ以上にとられていることが多いが、LM命令,STM命
令では上述したロード・ストアのレジスタ番号の制御の
複雑さ故に、この主記憶装置とデータ処理装置との間の
データパスを有効に利用できていなかつた。
さらに、従来のこの種のデータ処理装置では、汎用レジ
スタ間の演算、例えば、汎用レジスタａと汎用レジスタ
ｂとを加算し汎用レジスタａへ格納というような命令が
存在し、この命令を高速化するために汎用レジスタを２
個同時に読出すことができるようになつているが、この
機能もSTM命令に対して上述した理由により有効に利用
されていないという課題があつた。
スタ間の演算、例えば、汎用レジスタａと汎用レジスタ
ｂとを加算し汎用レジスタａへ格納というような命令が
存在し、この命令を高速化するために汎用レジスタを２
個同時に読出すことができるようになつているが、この
機能もSTM命令に対して上述した理由により有効に利用
されていないという課題があつた。
本発明のデータ処理装置は、一連の番号を付けられメモ
リへストアされたとき同一のデータ幅を占める複数個の
レジスタから構成される第１のレジスタ群と第２のレジ
スタ群を有し、上記メモリへのデータのストアを個々の
レジスタの複数個分のデータ幅で行い得るデータ処理装
置で、上記第１のレジスタ群の任意の番号のレジスタか
ら任意の個数のレジスタと上記第２のレジスタ群の任意
の番号のレジスタから任意の個数のレジスタを上記メモ
リへストアする命令の実行において、命令で指定された
メモリへストアする第１のレジスタ群のレジスタの個数
がセツトされそのメモリへのストアのデータ幅のレジス
タのデータ幅に対する倍数分だけメモリへのストア毎に
減算されるカウンタ手段と、上記第１のレジスタ群と上
記第２のレジスタ群から上記メモリへストアするため読
出すレジスタを指定するレジスタ番号を保持する上記倍
数の個数のレジスタ番号レジスタ群とを有したものであ
る。
リへストアされたとき同一のデータ幅を占める複数個の
レジスタから構成される第１のレジスタ群と第２のレジ
スタ群を有し、上記メモリへのデータのストアを個々の
レジスタの複数個分のデータ幅で行い得るデータ処理装
置で、上記第１のレジスタ群の任意の番号のレジスタか
ら任意の個数のレジスタと上記第２のレジスタ群の任意
の番号のレジスタから任意の個数のレジスタを上記メモ
リへストアする命令の実行において、命令で指定された
メモリへストアする第１のレジスタ群のレジスタの個数
がセツトされそのメモリへのストアのデータ幅のレジス
タのデータ幅に対する倍数分だけメモリへのストア毎に
減算されるカウンタ手段と、上記第１のレジスタ群と上
記第２のレジスタ群から上記メモリへストアするため読
出すレジスタを指定するレジスタ番号を保持する上記倍
数の個数のレジスタ番号レジスタ群とを有したものであ
る。
本発明においては、汎用レジスタ，アドレスレジスタな
ど複数種類の各々が複数個からなるレジスタ群に対して
１命令で複数個のレジスタを指定して主記憶装置（メモ
リ）へストアする命令を処理する。
ど複数種類の各々が複数個からなるレジスタ群に対して
１命令で複数個のレジスタを指定して主記憶装置（メモ
リ）へストアする命令を処理する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明の一実施例を示すブロツク図である。
図において、１は命令制御部、２は主記憶装置（メモ
リ）、5,9は整列回路、６〜8,11,12,15,16・・・30,39,
40はレジスタ、10は演算レジスタで、この演算レジスタ
10は、１連の番号を付けられメモリへストアされたとき
同一のデータ幅を占める複数個のレジスタから構成され
る第１のレジスタ群と第２のレジスタ群を内蔵してい
る。そして、レジスタ16,17は第１のレジスタ群と第２
のレジスタ群から主記憶装置１（メモリ）へストアする
ため読出すレジスタを指定するレジスタ番号を保持する
メモリへのストアのデータ幅のレジスタのデータ幅に対
する倍数の個数のレジスタ番号レジスタ群を形成してい
る。13はセレクタ、14はALU（Arithmetic Logic Uni
t）、31,32,33,34,36,37,38は加算器で、この加算器38
とレジスタ23は命令で指定されたメモリへストアする第
１のレジスタ群のレジスタの個数がセツトされそのメモ
リへのストアのデータ幅のレジスタのデータ幅に対する
倍数分だけメモリへのストア毎に減算されるカウンタ手
段を構成している。
リ）、5,9は整列回路、６〜8,11,12,15,16・・・30,39,
40はレジスタ、10は演算レジスタで、この演算レジスタ
10は、１連の番号を付けられメモリへストアされたとき
同一のデータ幅を占める複数個のレジスタから構成され
る第１のレジスタ群と第２のレジスタ群を内蔵してい
る。そして、レジスタ16,17は第１のレジスタ群と第２
のレジスタ群から主記憶装置１（メモリ）へストアする
ため読出すレジスタを指定するレジスタ番号を保持する
メモリへのストアのデータ幅のレジスタのデータ幅に対
する倍数の個数のレジスタ番号レジスタ群を形成してい
る。13はセレクタ、14はALU（Arithmetic Logic Uni
t）、31,32,33,34,36,37,38は加算器で、この加算器38
とレジスタ23は命令で指定されたメモリへストアする第
１のレジスタ群のレジスタの個数がセツトされそのメモ
リへのストアのデータ幅のレジスタのデータ幅に対する
倍数分だけメモリへのストア毎に減算されるカウンタ手
段を構成している。
そして、第１のレジスタ群の任意の番号のレジスタから
任意の個数のレジスタと第２のレジスタ群の任意の番号
のレジスタから任意の個数のレジスタをメモリへストア
する命令の実行において、上記カウンタ手段の値が上記
倍数より大きいか等しい際には、命令開始後最初のスト
アに対しては命令で指定された第１のレジスタ群の先頭
のレジスタ番号から連続するレジスタ番号をレジスタ番
号レジスタ群の各レジスタに順にセツトし，命令開始後
２回目以降のストアに対してはレジスタ番号レジスタ群
の各レジスタには各々直前の値に上記倍数だけ加算した
値をセツトし、上記カウンタ手段の値が上記倍数より小
さく０以上の際には、命令開始後最初のストアに対して
は命令で指定された第１のレジスタ群の先頭のレジスタ
番号から連続するレジスタ番号をレジスタ番号レジスタ
群の先頭のレジスタから上記カウンタ手段の値の個数の
レジスタにセツトし，残りのレジスタ番号レジスタには
命令で指定された第２のレジスタ群の先頭のレジスタ番
号から連続するレジスタ番号をセツトし，命令開始後２
回目以降のストアに対してはレジスタ番号レジスタ群の
先頭から上記カウンタ手段の値の個数のレジスタには直
前の値に上記倍数だけ加算した値をセツトし，残りのレ
ジスタ番号レジスタには命令で指定された第２のレジス
タ群の先頭のレジスタ番号から連続したレジスタ番号を
セツトし、上記カウンタ手段の値が負のときにはレジス
タ番号レジスタ群の各レジスタには直前の値に上記倍数
だけ加算した値をセツトするように制御されるよう構成
されている。
任意の個数のレジスタと第２のレジスタ群の任意の番号
のレジスタから任意の個数のレジスタをメモリへストア
する命令の実行において、上記カウンタ手段の値が上記
倍数より大きいか等しい際には、命令開始後最初のスト
アに対しては命令で指定された第１のレジスタ群の先頭
のレジスタ番号から連続するレジスタ番号をレジスタ番
号レジスタ群の各レジスタに順にセツトし，命令開始後
２回目以降のストアに対してはレジスタ番号レジスタ群
の各レジスタには各々直前の値に上記倍数だけ加算した
値をセツトし、上記カウンタ手段の値が上記倍数より小
さく０以上の際には、命令開始後最初のストアに対して
は命令で指定された第１のレジスタ群の先頭のレジスタ
番号から連続するレジスタ番号をレジスタ番号レジスタ
群の先頭のレジスタから上記カウンタ手段の値の個数の
レジスタにセツトし，残りのレジスタ番号レジスタには
命令で指定された第２のレジスタ群の先頭のレジスタ番
号から連続するレジスタ番号をセツトし，命令開始後２
回目以降のストアに対してはレジスタ番号レジスタ群の
先頭から上記カウンタ手段の値の個数のレジスタには直
前の値に上記倍数だけ加算した値をセツトし，残りのレ
ジスタ番号レジスタには命令で指定された第２のレジス
タ群の先頭のレジスタ番号から連続したレジスタ番号を
セツトし、上記カウンタ手段の値が負のときにはレジス
タ番号レジスタ群の各レジスタには直前の値に上記倍数
だけ加算した値をセツトするように制御されるよう構成
されている。
つぎにこの第１図に示す実施例の動作を説明する。
まず、命令制御部１は命令語を解読しデータ処理装置各
部へ命令実行に必要な情報と制御信号を供給する。主記
憶装置２は、データ処理装置で実行される命令や各種デ
ータが格納されるがこの第１図に示す実施例では命令制
御部１への命令供給パスは省略されている。この主記憶
装置２からはアドレスが8n〜8n＋７の８バイトのデータ
を一度に読出せるが、主記憶装置２に格納されている各
種オペランドは任意のアドレスに置かれるため整列回路
５によつて各種データタイプ毎に処理しやすいようにレ
ジスタ６の一定の位置へ整列して読出される。そして、
読出されたデータの整列のための情報としてはオペラン
ドの先頭のアドレスの最下位３ビツトが命令制御部１か
らレジスタ39とレジスタ40を経由して供給されるため、
この情報から主記憶装置２から読出された８バイト内の
データのどの位置にオペランドの先頭があるかを知るこ
とができる。
部へ命令実行に必要な情報と制御信号を供給する。主記
憶装置２は、データ処理装置で実行される命令や各種デ
ータが格納されるがこの第１図に示す実施例では命令制
御部１への命令供給パスは省略されている。この主記憶
装置２からはアドレスが8n〜8n＋７の８バイトのデータ
を一度に読出せるが、主記憶装置２に格納されている各
種オペランドは任意のアドレスに置かれるため整列回路
５によつて各種データタイプ毎に処理しやすいようにレ
ジスタ６の一定の位置へ整列して読出される。そして、
読出されたデータの整列のための情報としてはオペラン
ドの先頭のアドレスの最下位３ビツトが命令制御部１か
らレジスタ39とレジスタ40を経由して供給されるため、
この情報から主記憶装置２から読出された８バイト内の
データのどの位置にオペランドの先頭があるかを知るこ
とができる。
主記憶装置２にストアされるデータもアドレス8n〜8n＋
７の８バイトを基本とするので、任意のバイト位置から
データを書込むためにストアデータはレジスタ７および
レジスタ８にセツトされた後整列回路９によつてデータ
の先頭位置を所定のバイト位置にずらしてからストアさ
れる。そして、ストアデータの整列のための情報として
は読出しのときと同様に先頭アドレスの最下位３ビツト
を命令制御部１からレジスタ27〜30を経由して供給され
る。ここで、レジスタ８の機能は８バイトより大きなデ
ータを連続して主記憶装置２に整列して書込むためのバ
ツフアの役割を果しており、整列によつてはみ出したレ
ジスタ７のストアデータが次のマシンサイクルでレジス
タ８から供給されストアされる態様が第５図に示されて
いる。第１図におけるレジスタ7,8と整列回路９の動作
説明図である。第５図において、（ａ）はストアされる
データの形式を示したものであり、（ｂ）はレジスタ7,
8および整列回路９の動作を示したものである。そし
て、（イ）は主記憶装置２のアドレスを示し、（ロ）は
ストアされるデータの先頭からのバイト位置を示す。
７の８バイトを基本とするので、任意のバイト位置から
データを書込むためにストアデータはレジスタ７および
レジスタ８にセツトされた後整列回路９によつてデータ
の先頭位置を所定のバイト位置にずらしてからストアさ
れる。そして、ストアデータの整列のための情報として
は読出しのときと同様に先頭アドレスの最下位３ビツト
を命令制御部１からレジスタ27〜30を経由して供給され
る。ここで、レジスタ８の機能は８バイトより大きなデ
ータを連続して主記憶装置２に整列して書込むためのバ
ツフアの役割を果しており、整列によつてはみ出したレ
ジスタ７のストアデータが次のマシンサイクルでレジス
タ８から供給されストアされる態様が第５図に示されて
いる。第１図におけるレジスタ7,8と整列回路９の動作
説明図である。第５図において、（ａ）はストアされる
データの形式を示したものであり、（ｂ）はレジスタ7,
8および整列回路９の動作を示したものである。そし
て、（イ）は主記憶装置２のアドレスを示し、（ロ）は
ストアされるデータの先頭からのバイト位置を示す。
同様な機構は主記憶装置２からの読出しデータについて
も必要であるが、この実施例で説明されるSTM命令につ
いては関係がないため詳細が省かれている。また、主記
憶装置２へストアするデータは常に８バイト全てとは限
らないため、実際に８バイトの中でストアするバイトを
指定するストアマスク情報をストアマスクデコーダ35で
生成してレジスタ26から主記憶装置２へストアデータと
一緒に送る。これは、例えば、第５図において最初にス
トアデータのバイト０〜５をストアするときの主記憶装
置２へのデータの８バイトの先頭２バイトあるいは最後
のストアデータのバイト14〜15をストアするときの８バ
イトの後６バイトはデータをストアした後でも元の内容
を書換えないようにする必要があるからである。なお、
ストアマスクデコーダ35の詳細については後述する。
も必要であるが、この実施例で説明されるSTM命令につ
いては関係がないため詳細が省かれている。また、主記
憶装置２へストアするデータは常に８バイト全てとは限
らないため、実際に８バイトの中でストアするバイトを
指定するストアマスク情報をストアマスクデコーダ35で
生成してレジスタ26から主記憶装置２へストアデータと
一緒に送る。これは、例えば、第５図において最初にス
トアデータのバイト０〜５をストアするときの主記憶装
置２へのデータの８バイトの先頭２バイトあるいは最後
のストアデータのバイト14〜15をストアするときの８バ
イトの後６バイトはデータをストアした後でも元の内容
を書換えないようにする必要があるからである。なお、
ストアマスクデコーダ35の詳細については後述する。
つぎに、演算レジスタ10には、４バイトのデータ幅をも
つたベースレジスタおよび汎用レジスタが各８個ずつ含
まれる。そして、個々のベースレジスタおよび汎用レジ
スタにはそれぞれベースレジスタ内，汎用レジスタ内で
連続した独自な番号が割付けられ、このレジスタ番号に
よつて互いを区別する。この演算レジスタ10へはレジス
タ19に保持されたレジスタ番号のベースレジスタあるい
は汎用レジスタ全16個の中の１個に対してレジスタ15に
保持された４バイトのデータを書込むことができる。一
方、読出しに関しては、レジスタ16およびレジスタ17に
各々保持されたレジスタ番号のベースレジスタあるいは
汎用レジスタを同時に読出すことができ、汎用レジスタ
と汎用レジスタの間の演算を高速に処理することができ
る。また、演算レジスタ10から読出されたデータはレジ
スタ７や整列回路９を通つて主記憶装置２へストアする
こともできる。
つたベースレジスタおよび汎用レジスタが各８個ずつ含
まれる。そして、個々のベースレジスタおよび汎用レジ
スタにはそれぞれベースレジスタ内，汎用レジスタ内で
連続した独自な番号が割付けられ、このレジスタ番号に
よつて互いを区別する。この演算レジスタ10へはレジス
タ19に保持されたレジスタ番号のベースレジスタあるい
は汎用レジスタ全16個の中の１個に対してレジスタ15に
保持された４バイトのデータを書込むことができる。一
方、読出しに関しては、レジスタ16およびレジスタ17に
各々保持されたレジスタ番号のベースレジスタあるいは
汎用レジスタを同時に読出すことができ、汎用レジスタ
と汎用レジスタの間の演算を高速に処理することができ
る。また、演算レジスタ10から読出されたデータはレジ
スタ７や整列回路９を通つて主記憶装置２へストアする
こともできる。
ALU14は演算レジスタ10から読出されたデータともう一
方の演算レジスタ10からの読出しデータあるいは主記憶
装置２からの読出しデータの内セレクタ13で選択された
ものに論理演算や算術演算を施しレジスタ15から演算レ
ジスタ10に書込む。
方の演算レジスタ10からの読出しデータあるいは主記憶
装置２からの読出しデータの内セレクタ13で選択された
ものに論理演算や算術演算を施しレジスタ15から演算レ
ジスタ10に書込む。
つぎに、レジスタ16は演算レジスタ10から読出すレジス
タのレジスタ番号を保持し、レジスタ17はもう一つの演
算レジスタ10からの読出しレジスタ番号を保持するとと
もに演算レジスタ10への書込みレジスタ番号の制御にも
使用され、レジスタ18,19とレジスタ番号が持回わられ
る。
タのレジスタ番号を保持し、レジスタ17はもう一つの演
算レジスタ10からの読出しレジスタ番号を保持するとと
もに演算レジスタ10への書込みレジスタ番号の制御にも
使用され、レジスタ18,19とレジスタ番号が持回わられ
る。
そして、このレジスタ16,17には加算器31,32,33,34が接
続され、命令制御部１から供給されたレジスタ番号を保
持しているレジスタ20および21の内容をそのままあるい
は＋１加算した値をセツトできるほか自分自身の内容に
＋２加算した値をセツトすることもできる。ここで、レ
ジスタ番号＋１加算するということの意味は次のベース
レジスタあるいは汎用レジスタのレジスタ番号を得るこ
とである。ただし、ここで注意すべきことはベーシレジ
スタおよび汎用レジスタは各々８個しかないので最大の
レジスタ番号を持つベースレジスタ・汎用レジスタの次
のレジスタは各々最小のレジスタ番号を持つベースレジ
スタ・汎用レジスタとなり、加算器31,32,33,34もその
ように動作する。
続され、命令制御部１から供給されたレジスタ番号を保
持しているレジスタ20および21の内容をそのままあるい
は＋１加算した値をセツトできるほか自分自身の内容に
＋２加算した値をセツトすることもできる。ここで、レ
ジスタ番号＋１加算するということの意味は次のベース
レジスタあるいは汎用レジスタのレジスタ番号を得るこ
とである。ただし、ここで注意すべきことはベーシレジ
スタおよび汎用レジスタは各々８個しかないので最大の
レジスタ番号を持つベースレジスタ・汎用レジスタの次
のレジスタは各々最小のレジスタ番号を持つベースレジ
スタ・汎用レジスタとなり、加算器31,32,33,34もその
ように動作する。
レジスタ22はSTM命令の制御のための専用レジスタであ
り、命令語のNbフイールドの値、すなわち、ストアされ
るベースレジスタの個数が命令制御部１から供給されセ
ツトされ、演算レジスタ10の内容を主記憶装置２にスト
アする毎に加算器37によつてその値が−２ずつ減ぜられ
る。このレジスタ22の機能はその値によつて演算レジス
タ10のレジスタ番号レジスタ16および17にセツトされる
レジスタ番号を制御することであり、下記表に示すよう
にレジスタ22の値によつてSTM命令で指定された演算レ
ジスタの第１回目のストア動作あるいは第２回目以降の
ストア動作に合せてレジスタ16,17の内容は制御され
る。
り、命令語のNbフイールドの値、すなわち、ストアされ
るベースレジスタの個数が命令制御部１から供給されセ
ツトされ、演算レジスタ10の内容を主記憶装置２にスト
アする毎に加算器37によつてその値が−２ずつ減ぜられ
る。このレジスタ22の機能はその値によつて演算レジス
タ10のレジスタ番号レジスタ16および17にセツトされる
レジスタ番号を制御することであり、下記表に示すよう
にレジスタ22の値によつてSTM命令で指定された演算レ
ジスタの第１回目のストア動作あるいは第２回目以降の
ストア動作に合せてレジスタ16,17の内容は制御され
る。
レジスタ23は、ストア動作を制御するためのレジスタで
あり、STM命令実行時は、命令語のNbフイールドおよびN
gフイールドの値が命令制御部１から供給され、これら
の値を加算器36で加算した値、すなわち、ストアするベ
ースレジスタと汎用レジスタの個数がセツトされ演算レ
ジスタ10の内容を主記憶装置２にストアする毎に加算器
38によつて−２ずつ減ぜられる。そして、このストア動
作毎に−２ずつ減ぜられたレジスタ23の値は、レジスタ
24と25を経由してストアマスクデコーダ35に供給され
る。
あり、STM命令実行時は、命令語のNbフイールドおよびN
gフイールドの値が命令制御部１から供給され、これら
の値を加算器36で加算した値、すなわち、ストアするベ
ースレジスタと汎用レジスタの個数がセツトされ演算レ
ジスタ10の内容を主記憶装置２にストアする毎に加算器
38によつて−２ずつ減ぜられる。そして、このストア動
作毎に−２ずつ減ぜられたレジスタ23の値は、レジスタ
24と25を経由してストアマスクデコーダ35に供給され
る。
ストアマスクデコーダ35は、命令制御部１から供給され
レジスタ27,28,29を経由してきた主記憶装置２へのスト
アの先頭アドレスの最下位３ビツトの情報と、レジスタ
23からレジスタ24,25と経由されてきた値、すなわち、
ストアすべき残りのレジスタの個数と、そのストア動作
がSTM命令の最初のストア動作か否かという情報からス
トアマスク情報を生成してレジスタ26から主記憶装置２
へ整列回路９からのストアデータと同期して送る。第２
図（ａ）にストアマスクの生成パターンを示す。
レジスタ27,28,29を経由してきた主記憶装置２へのスト
アの先頭アドレスの最下位３ビツトの情報と、レジスタ
23からレジスタ24,25と経由されてきた値、すなわち、
ストアすべき残りのレジスタの個数と、そのストア動作
がSTM命令の最初のストア動作か否かという情報からス
トアマスク情報を生成してレジスタ26から主記憶装置２
へ整列回路９からのストアデータと同期して送る。第２
図（ａ）にストアマスクの生成パターンを示す。
第１図におけるストアマスクデコーダ35の動作パターン
（ａ）と使用例を示す図（ｂ）である第２図において、
（ａ）に示すマスクパターンＡは第１回目のストアで残
りのレジスタ個数が２以上のときに使われ、マスクパタ
ーンＢは、第１回目のストアで残りのレジスタ個数が１
のとき、マスクパターンＣは２回目以降のストアで残り
のレジスタ個数が２以上のとき、マスクパターンＤは２
回目以降のストアで残りのレジスタ個数が１のとき、マ
スクパターンＥは２回目以降のストアで残りのレジスタ
個数が０のとき、マスクパターンＦは２回目以降のスト
アで既に１回前のストアで残りレジスタ個数が１個にな
つていたときにそれぞれ使われるパターンで、各々のマ
スクパターンで「１」になつているビツトに対応するバ
イトが実際に主記憶装置に書込まれる。
（ａ）と使用例を示す図（ｂ）である第２図において、
（ａ）に示すマスクパターンＡは第１回目のストアで残
りのレジスタ個数が２以上のときに使われ、マスクパタ
ーンＢは、第１回目のストアで残りのレジスタ個数が１
のとき、マスクパターンＣは２回目以降のストアで残り
のレジスタ個数が２以上のとき、マスクパターンＤは２
回目以降のストアで残りのレジスタ個数が１のとき、マ
スクパターンＥは２回目以降のストアで残りのレジスタ
個数が０のとき、マスクパターンＦは２回目以降のスト
アで既に１回前のストアで残りレジスタ個数が１個にな
つていたときにそれぞれ使われるパターンで、各々のマ
スクパターンで「１」になつているビツトに対応するバ
イトが実際に主記憶装置に書込まれる。
第２図（ｂ）には、実際にストアするレジスタの個数お
よびストアの先頭アドレスによつてストアマスクパター
ンがどのように使われるかが示されている。
よびストアの先頭アドレスによつてストアマスクパター
ンがどのように使われるかが示されている。
なお、実際に主記憶装置２に対して行なわれるストア動
作の回数Ｓはストアされるベースレジスタ，汎用レジス
タの合計Ｒ＝Nb＋Ngとストア先の先頭アドレス最下位３
ビツトＡから Ｓ＝（4R＋Ａ＋７）/8 （小数点以下切捨て） ・・・
（１） で求められ、命令制御部１からの制御によつてこの回数
だけのストア動作が行なわれる。
作の回数Ｓはストアされるベースレジスタ，汎用レジス
タの合計Ｒ＝Nb＋Ngとストア先の先頭アドレス最下位３
ビツトＡから Ｓ＝（4R＋Ａ＋７）/8 （小数点以下切捨て） ・・・
（１） で求められ、命令制御部１からの制御によつてこの回数
だけのストア動作が行なわれる。
以上が第１図のデータ処理装置の各部の機能説明であ
り、つぎのこのデータ処理装置について具体的な動作を
STM命令の実行例を示すタイムチヤートである第３図に
よつて説明する。図中、ベースレジスタ，汎用レジスタ
のレジスタ番号と各々のレジスタから読出された内容を
Bj（ｊ＝０・・・７）,Gj（ｊ＝０・・・７）で表わし
ている。
り、つぎのこのデータ処理装置について具体的な動作を
STM命令の実行例を示すタイムチヤートである第３図に
よつて説明する。図中、ベースレジスタ，汎用レジスタ
のレジスタ番号と各々のレジスタから読出された内容を
Bj（ｊ＝０・・・７）,Gj（ｊ＝０・・・７）で表わし
ている。
そして、この例では、ストアされるベースレジスタはB5
から始まる５個、汎用レジスタはG3から始まる４個の合
計９個で、ストアアドレスの最下位３ビツトは６であ
り、前記（１）式によりストア動作回数は６回となる。
から始まる５個、汎用レジスタはG3から始まる４個の合
計９個で、ストアアドレスの最下位３ビツトは６であ
り、前記（１）式によりストア動作回数は６回となる。
以下、順を追つて説明する。
まず、マシンサイクルt0においてSTM命令を解読した命
令制御部１は命令語（第４図参照）からとりだしたNb,N
g,Bi,Bj等の情報を出力する。そして、これらの情報
は、マシンサイクルt1においてレジスタ23にはNb＋Ng＝
９、レジスタ22にはNb＝５、レジスタ21にはBi＝B5、レ
ジスタ20にはGi＝G3としてとり込まれる。以降、レジス
タ21,20の内容はSTM命令の修了するまでこのまま保持さ
れ続ける。一方、レジスタ23,22にとり込まれたNb＋Ng,
Nbの情報は同じくSTM命令の修了するまで−２ずつ減ぜ
られ、ストアマスクの生成の制御、演算レジスタの読出
し番号の制御に使用される。
令制御部１は命令語（第４図参照）からとりだしたNb,N
g,Bi,Bj等の情報を出力する。そして、これらの情報
は、マシンサイクルt1においてレジスタ23にはNb＋Ng＝
９、レジスタ22にはNb＝５、レジスタ21にはBi＝B5、レ
ジスタ20にはGi＝G3としてとり込まれる。以降、レジス
タ21,20の内容はSTM命令の修了するまでこのまま保持さ
れ続ける。一方、レジスタ23,22にとり込まれたNb＋Ng,
Nbの情報は同じくSTM命令の修了するまで−２ずつ減ぜ
られ、ストアマスクの生成の制御、演算レジスタの読出
し番号の制御に使用される。
そして、レジスタ17,16に保持されている演算レジスタ1
0からの読出しレジスタ番号は、マシンサイクルt2にお
いて始めて演算レジスタ10からのデータの読出しのため
にセツトされるとマシンサイクルt3まで（B5,B6），（B
7,B0）とベースレジスタのペアを順に指示していくが、
マシンサイクルt3においてレジスタ22の値＝１によつて
残りのベースレジスタの個数が１個であることがわかる
と、次のマシンサイクルt4では残りのベースレジスタB1
と次の汎用レジスタへ先頭G3を指示するように制御さ
れ、以降（G4,G5），（G6,なし）と順に読出すレジスタ
番号を指示していく。
0からの読出しレジスタ番号は、マシンサイクルt2にお
いて始めて演算レジスタ10からのデータの読出しのため
にセツトされるとマシンサイクルt3まで（B5,B6），（B
7,B0）とベースレジスタのペアを順に指示していくが、
マシンサイクルt3においてレジスタ22の値＝１によつて
残りのベースレジスタの個数が１個であることがわかる
と、次のマシンサイクルt4では残りのベースレジスタB1
と次の汎用レジスタへ先頭G3を指示するように制御さ
れ、以降（G4,G5），（G6,なし）と順に読出すレジスタ
番号を指示していく。
マシンサイクルt2以降２つずつ演算レジスタ10から読出
されたベースレジスタ・汎用レジスタはレジスタ11,12,
7,8および整列回路９を経て主記憶装置２へストアされ
ていき、６回のストア動作で終了する。
されたベースレジスタ・汎用レジスタはレジスタ11,12,
7,8および整列回路９を経て主記憶装置２へストアされ
ていき、６回のストア動作で終了する。
一方、ストアデータに同期してストアマスクは、レジス
タ23からレジスタ24,25を経た残りレジスタ個数とスト
アアドレスの最下位３ビツトの情報で整列回路９で整列
されたストアデータのバイト位置に合せて生成され、主
記憶装置２へ送られる。
タ23からレジスタ24,25を経た残りレジスタ個数とスト
アアドレスの最下位３ビツトの情報で整列回路９で整列
されたストアデータのバイト位置に合せて生成され、主
記憶装置２へ送られる。
以上説明したように本発明は、汎用レジスタ，アドレス
レジスタなど複数種類の各々が複数個からなるレジスタ
群に対して１命令で複数個のレジスタを指定して主記憶
装置（メモリ）へストアする命令を処理することによ
り、メモリーへのストアデータ幅が各レジスタのデータ
幅の複数倍ある場合、複数レジスタを同時に１回のスト
ア動作でメモリーへストアすることができ、また、種類
の異つたレジスタとレジスタの継ぎ目でも連続してスト
アすることができる効果がある。
レジスタなど複数種類の各々が複数個からなるレジスタ
群に対して１命令で複数個のレジスタを指定して主記憶
装置（メモリ）へストアする命令を処理することによ
り、メモリーへのストアデータ幅が各レジスタのデータ
幅の複数倍ある場合、複数レジスタを同時に１回のスト
ア動作でメモリーへストアすることができ、また、種類
の異つたレジスタとレジスタの継ぎ目でも連続してスト
アすることができる効果がある。
第１図は本発明の一実施例を示すブロツク図、第２図は
第１図におけるストアマスクデコーダの動作説明図、第
３図は第１図の実施例における動作例を示すタイムチヤ
ート、第４図は本発明の説明に供するLM命令、STM命令
の命令語形式を示す説明図、第５図は第１図におけるレ
ジスタおよび整列回路の動作説明図である。 １……命令制御部、２……主記憶装置（メモリ）、5,9
……整列回路、10……演算レジスタ、13……セレクタ、
14……ALU、６〜8,11,12,15〜30……レジスタ、31〜34
……加算器、35……ストアマスクデコーダ、36〜38……
加算器、39,40……レジスタ。
第１図におけるストアマスクデコーダの動作説明図、第
３図は第１図の実施例における動作例を示すタイムチヤ
ート、第４図は本発明の説明に供するLM命令、STM命令
の命令語形式を示す説明図、第５図は第１図におけるレ
ジスタおよび整列回路の動作説明図である。 １……命令制御部、２……主記憶装置（メモリ）、5,9
……整列回路、10……演算レジスタ、13……セレクタ、
14……ALU、６〜8,11,12,15〜30……レジスタ、31〜34
……加算器、35……ストアマスクデコーダ、36〜38……
加算器、39,40……レジスタ。
Claims (1)
- 【請求項１】一連の番号を付けられメモリへストアされ
たとき同一のデータ幅を占める複数個のレジスタから構
成される第１のレジスタ群と第２のレジスタ群を有し、
前記メモリへのデータのストアを個々のレジスタの複数
個分のデータ幅で行い得るデータ処理装置で、前記第１
のレジスタ群の任意の番号のレジスタから任意の個数の
レジスタと前記第２のレジスタ群の任意の番号のレジス
タから任意の個数のレジスタを前記メモリへストアする
命令を実行するデータ処理装置において、 命令で指令されたメモリへストアする第１のレジスタ群
のレジスタの個数がセットされ該メモリへのストアのデ
ータ幅のレジスタのデータ幅に対する倍数分だけメモリ
へのストア毎に減算されるカウンタ手段と、 前記第１のレジスタ群と前記第２のレジスタ群から前記
メモリへストアするため読出すレジスタを指定するレジ
スタ番号を保持する前記倍数の個数のレジスタ番号レジ
スタ群とを有し、 前記カウンタ手段の値が前記倍数より大きいか等しい際
には、命令開始後最初のストアに対しては命令で指定さ
れた第１のレジスタ群の先頭のレジスタ番号から連続す
るレジスタ番号を前記レジスタ番号レジスタ群の各レジ
スタに順にセットし，命令開始後２回目以降のストアに
対しては前記レジスタ番号レジスタ群の各レジスタには
各々直前の値に前記倍数だけ加算した値をセットし、 前記カウンタ手段の値が前記倍数より小さく１以上の際
には、命令開始後最初のストアに対しては命令で指定さ
れた第１のレジスタ群の先頭のレジスタ番号から連続す
るレジスタ番号を前記レジスタ番号レジスタ群の先頭の
レジスタから前記カウント手段の値の個数のレジスタに
セットし，残りのレジスタ番号レジスタには命令で指定
された第２のレジスタ群の先頭のレジスタ番号から連続
するレジスタ番号をセットし，命令開始後２回目以降の
ストアに対しては前記レジスタ番号レジスタ群の先頭か
ら前記カウンタ手段の値の個数のレジスタには直前の値
に前記倍数だけ加算した値をセットし，残りのレジスタ
番号レジスタには命令で指定された第２のレジスタ群の
先頭のレジスタ番号から連続したレジスタ番号をセット
し、 前記カウンタ手段の値が０の時には命令開始後最初のス
トアと命令開始後２回目以降のストアに対しては命令で
指定された第２のレジスタ群の先頭レジスタ番号から連
続するレジスタ番号を前記レジスタ群の各レジスタにセ
ットし、 前記カウンタ手段が負でその絶対値が前記倍数より小さ
く０以上の時には第２のレジスタ群の先頭レジスタ番号
から連続するレジスタ番号を前記レジスタ番号レジスタ
群の先頭のレジスタにセットし、残りには直前の値に前
記倍数だけ加算した値をセットし、 前記カウンタ手段の値が負でその絶対値が前記倍数より
大きいときには前記レジスタ番号レジスタ群の各レジス
タには直前の値に前記倍数だけ加算した値をセットする
ように制御されることを特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63256845A JPH0748179B2 (ja) | 1988-10-12 | 1988-10-12 | データ処理装置 |
| FR8913353A FR2637708B1 (fr) | 1988-10-12 | 1989-10-12 | Dispositif pour le traitement de donnees |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63256845A JPH0748179B2 (ja) | 1988-10-12 | 1988-10-12 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02103630A JPH02103630A (ja) | 1990-04-16 |
| JPH0748179B2 true JPH0748179B2 (ja) | 1995-05-24 |
Family
ID=17298212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63256845A Expired - Lifetime JPH0748179B2 (ja) | 1988-10-12 | 1988-10-12 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0748179B2 (ja) |
| FR (1) | FR2637708B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02190930A (ja) * | 1988-12-29 | 1990-07-26 | Internatl Business Mach Corp <Ibm> | ソフトウエア命令実行装置 |
| JP2889845B2 (ja) * | 1995-09-22 | 1999-05-10 | 松下電器産業株式会社 | 情報処理装置 |
| JPH1091443A (ja) | 1996-05-22 | 1998-04-10 | Seiko Epson Corp | 情報処理回路、マイクロコンピュータ及び電子機器 |
| GB2326253A (en) * | 1997-06-10 | 1998-12-16 | Advanced Risc Mach Ltd | Coprocessor data access control |
| US7529907B2 (en) | 1998-12-16 | 2009-05-05 | Mips Technologies, Inc. | Method and apparatus for improved computer load and store operations |
| US7257814B1 (en) | 1998-12-16 | 2007-08-14 | Mips Technologies, Inc. | Method and apparatus for implementing atomicity of memory operations in dynamic multi-streaming processors |
| US6389449B1 (en) | 1998-12-16 | 2002-05-14 | Clearwater Networks, Inc. | Interstream control and communications for multi-streaming digital processors |
| US7035997B1 (en) | 1998-12-16 | 2006-04-25 | Mips Technologies, Inc. | Methods and apparatus for improving fetching and dispatch of instructions in multithreaded processors |
| US7237093B1 (en) | 1998-12-16 | 2007-06-26 | Mips Technologies, Inc. | Instruction fetching system in a multithreaded processor utilizing cache miss predictions to fetch instructions from multiple hardware streams |
| US7020879B1 (en) | 1998-12-16 | 2006-03-28 | Mips Technologies, Inc. | Interrupt and exception handling for multi-streaming digital processors |
| WO2002006959A1 (en) | 2000-07-14 | 2002-01-24 | Clearwater Networks, Inc. | Instruction fetch and dispatch in multithreaded system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3916388A (en) * | 1974-05-30 | 1975-10-28 | Ibm | Shifting apparatus for automatic data alignment |
-
1988
- 1988-10-12 JP JP63256845A patent/JPH0748179B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-12 FR FR8913353A patent/FR2637708B1/fr not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02103630A (ja) | 1990-04-16 |
| FR2637708B1 (fr) | 1992-10-23 |
| FR2637708A1 (fr) | 1990-04-13 |
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