JPS6239779B2 - - Google Patents
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- JPS6239779B2 JPS6239779B2 JP56142515A JP14251581A JPS6239779B2 JP S6239779 B2 JPS6239779 B2 JP S6239779B2 JP 56142515 A JP56142515 A JP 56142515A JP 14251581 A JP14251581 A JP 14251581A JP S6239779 B2 JPS6239779 B2 JP S6239779B2
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- 238000000034 method Methods 0.000 claims description 71
- 238000011084 recovery Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
- G06F9/462—Saving or restoring of program or task context with multiple register sets
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F24—HEATING; RANGES; VENTILATING
- F24F—AIR-CONDITIONING; AIR-HUMIDIFICATION; VENTILATION; USE OF AIR CURRENTS FOR SCREENING
- F24F13/00—Details common to, or for air-conditioning, air-humidification, ventilation or use of air currents for screening
- F24F13/08—Air-flow control members, e.g. louvres, grilles, flaps or guide plates
- F24F13/10—Air-flow control members, e.g. louvres, grilles, flaps or guide plates movable, e.g. dampers
- F24F13/14—Air-flow control members, e.g. louvres, grilles, flaps or guide plates movable, e.g. dampers built up of tilting members, e.g. louvre
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機システムに利用する。本発明は
命令の割込その他で起動されるプロセスの切替処
理に利用する。
命令の割込その他で起動されるプロセスの切替処
理に利用する。
本発明は、計算機システムの中央処理装置で演
算に使用されるレジスタ群が、プログラムの処理
単位であるプロセス毎に１組ずつ定義されて、そ
れぞれ主記憶装置内のプロセスごとに対応して設
けられたレジスタ退避エリアに退避格納が可能で
あり、複数個の実行可能状態にあるプロセスのう
ち、同時には１個のプロセス実行する計算機シス
テムにおける実行中のプロセスに対応するレジス
タ群を格納するレジスタ群貯蔵装置に関する。特
に、プロセス切替時におけるレジスタ群貯蔵装置
から主記憶装置への退避および主記憶装置からレ
ジスタ群貯蔵装置への回復（書込み）制御に関す
る。
算に使用されるレジスタ群が、プログラムの処理
単位であるプロセス毎に１組ずつ定義されて、そ
れぞれ主記憶装置内のプロセスごとに対応して設
けられたレジスタ退避エリアに退避格納が可能で
あり、複数個の実行可能状態にあるプロセスのう
ち、同時には１個のプロセス実行する計算機シス
テムにおける実行中のプロセスに対応するレジス
タ群を格納するレジスタ群貯蔵装置に関する。特
に、プロセス切替時におけるレジスタ群貯蔵装置
から主記憶装置への退避および主記憶装置からレ
ジスタ群貯蔵装置への回復（書込み）制御に関す
る。
従来のシステムは第１図のように構成されてい
る。すなわち、主記憶装置１は、命令およびオペ
ランドと、複数組のレジスタ群の各内容に対する
退避データとを記憶している。この複数組のレジ
スタ群のうちの１組のレジスタ群の内容は１つの
プロセスに対応している。中央処理装置２は、命
令フエツチ装置３、命令実行装置４およびレジス
タ群貯蔵装置５を含む。レジスタ群貯蔵装置５
は、実行中のプロセスに対応して１組のレジスタ
群を貯蔵するレジスタスタツク５１と、このレジ
スタスタツク５１の読出しおよび書込みのための
アドレスを供給するアドレスレジスタ５２から構
成されている。上記レジスタスタツク５１は、通
常主記憶アドレスのベースアドレスを保持する16
個のベースレジスタBR０〜BR１５と、主記憶ア
ドレスの指標アドレスおよび演算に使用されるデ
ータを保持する16個の汎用レジスタGR０〜GR１
５とを有する。
る。すなわち、主記憶装置１は、命令およびオペ
ランドと、複数組のレジスタ群の各内容に対する
退避データとを記憶している。この複数組のレジ
スタ群のうちの１組のレジスタ群の内容は１つの
プロセスに対応している。中央処理装置２は、命
令フエツチ装置３、命令実行装置４およびレジス
タ群貯蔵装置５を含む。レジスタ群貯蔵装置５
は、実行中のプロセスに対応して１組のレジスタ
群を貯蔵するレジスタスタツク５１と、このレジ
スタスタツク５１の読出しおよび書込みのための
アドレスを供給するアドレスレジスタ５２から構
成されている。上記レジスタスタツク５１は、通
常主記憶アドレスのベースアドレスを保持する16
個のベースレジスタBR０〜BR１５と、主記憶ア
ドレスの指標アドレスおよび演算に使用されるデ
ータを保持する16個の汎用レジスタGR０〜GR１
５とを有する。
前記命令フエツチ装置３は命令を主記憶装置１
よりフエツチするとともに解読し、メモリオペラ
ンドおよびレジスタオペランドを準備する。メモ
リオペランドの準備とは、命令で指定されたベー
スレジスタおよび汎用レジスタの内容をアドレス
レジスタ５２を介してレジスタスタツク５１から
読出し、これらの内容と命令内の変位フイールド
の内容との３個のデータを演算することにより主
記憶アドレスを求め、主記憶装置１へロードアク
セス要求を発生することである。また、レジスタ
オペランドの準備とは、命令で指定された汎用レ
ジスタの内容をアドレスレジスタ５２を介してレ
ジスタスタツク５１から読出し、この読出しデー
タが命令実行装置４で受け取られることである。
命令実行装置４での演算結果は、命令フエツチ装
置３からアドレスレジスタ５２を介して与えられ
たレジスタスタツク５１のアドレス位置へ格納さ
れる。
よりフエツチするとともに解読し、メモリオペラ
ンドおよびレジスタオペランドを準備する。メモ
リオペランドの準備とは、命令で指定されたベー
スレジスタおよび汎用レジスタの内容をアドレス
レジスタ５２を介してレジスタスタツク５１から
読出し、これらの内容と命令内の変位フイールド
の内容との３個のデータを演算することにより主
記憶アドレスを求め、主記憶装置１へロードアク
セス要求を発生することである。また、レジスタ
オペランドの準備とは、命令で指定された汎用レ
ジスタの内容をアドレスレジスタ５２を介してレ
ジスタスタツク５１から読出し、この読出しデー
タが命令実行装置４で受け取られることである。
命令実行装置４での演算結果は、命令フエツチ装
置３からアドレスレジスタ５２を介して与えられ
たレジスタスタツク５１のアドレス位置へ格納さ
れる。
命令フエツチ装置３において、入出力制御装置
などの他プロセツサからの割込み、もしくは命令
実行中の例外検出による割込または命令解読等に
より、プロセスの切替えが必要になつた場合は、
まず実行中であつたプロセスに対応したレジスタ
群であるレジスタスタツク５１の内容を、主記憶
装置１内のあらかじめプロセス対応に定められた
エリアへ退避させ、次に新しく実行すべきプロセ
スに対応したレジスタ群の内容を、主記憶装置１
内の該当退避エリアからレジスタスタツク５１へ
移す（すなわち回復する）ことが必要である。
などの他プロセツサからの割込み、もしくは命令
実行中の例外検出による割込または命令解読等に
より、プロセスの切替えが必要になつた場合は、
まず実行中であつたプロセスに対応したレジスタ
群であるレジスタスタツク５１の内容を、主記憶
装置１内のあらかじめプロセス対応に定められた
エリアへ退避させ、次に新しく実行すべきプロセ
スに対応したレジスタ群の内容を、主記憶装置１
内の該当退避エリアからレジスタスタツク５１へ
移す（すなわち回復する）ことが必要である。
このレジスタ群の退避および回復の動作を第２
図に示すタイムチヤートを参照して説明する。
図に示すタイムチヤートを参照して説明する。
まず、レジスタスタツク５１の16個のベースレ
ジスタBR０〜BR１５および16個の汎用レジスタ
GR０〜GR１５、合計32個のレジスタの内容を順
次主記憶装置１へ書込み退避させる。次いで主記
憶装置１からレジスタスタツク５１の32個のレジ
スタBR０〜BR１５、GR０〜GR１５へ、新しい
プロセスに対応する主記憶装置の退避エリアから
順次書込み回復する。すなわち、退避処理および
回復処理のために、32回の主記憶装置への書込み
と、32回の主記憶装置からの読出し動作が必要で
ある。
ジスタBR０〜BR１５および16個の汎用レジスタ
GR０〜GR１５、合計32個のレジスタの内容を順
次主記憶装置１へ書込み退避させる。次いで主記
憶装置１からレジスタスタツク５１の32個のレジ
スタBR０〜BR１５、GR０〜GR１５へ、新しい
プロセスに対応する主記憶装置の退避エリアから
順次書込み回復する。すなわち、退避処理および
回復処理のために、32回の主記憶装置への書込み
と、32回の主記憶装置からの読出し動作が必要で
ある。
このように、第１図に示したような従来のレジ
スタ群貯蔵装置５を用いた計算機システムでは、
プロセスの切替えに多大の時間を要するという欠
点がある。このプロセス切替えに要する時間は、
基本命令の処理に要する時間に比して、10〜100
倍程度を要し、システムの性能を著しく低下させ
る要因となる。
スタ群貯蔵装置５を用いた計算機システムでは、
プロセスの切替えに多大の時間を要するという欠
点がある。このプロセス切替えに要する時間は、
基本命令の処理に要する時間に比して、10〜100
倍程度を要し、システムの性能を著しく低下させ
る要因となる。
本発明の目的は、上述の従来の欠点を解決し、
プロセス処理の切替えに際し、レジスタに蓄積さ
れた内容の退避処理に要する時間をきわめて短く
することが可能なレジスタ群貯蔵装置を備えた電
子計算機を提供することにある。
プロセス処理の切替えに際し、レジスタに蓄積さ
れた内容の退避処理に要する時間をきわめて短く
することが可能なレジスタ群貯蔵装置を備えた電
子計算機を提供することにある。
本発明は、命令フエツチ装置と、命令実行装置
と、レジスタ群貯蔵装置とを内蔵し、主記憶装置
から命令をフエツチし、解読し、命令の実行およ
び命令の解読や割込により起動されるプロセスの
切替処理を行う手段と、プログラムの処理単位で
あるプロセス毎に演算に使用される１組のレジス
タ群の内容を主記憶装置の各プロセスに対応して
設けられたレジスタ退避エリアから読出して前記
レジスタ群貯蔵装置に格納させる手段と、このレ
ジスタ群貯蔵装置に格納されていた以前に実行中
のプロセスに対する１組のレジスタ群の内容を前
記主記憶装置の対応するレジスタ退避エリアに退
避させるようにして、実行可能状態にある複数の
プロセスのうち同時には１個のプロセスを実行す
る手段とを含む中央処理装置を備えた電子計算機
において、前記レジスタ群貯蔵装置は、実行中の
プロセスに対応する１組の前記レジスタ群の内容
を貯蔵する第１のレジスタスタツクと、上記実行
中のプロセスに対応する１組のレジスタ群の内容
および以前に実行中であつた１組のレジスタ群の
内容を貯蔵できる２つのエリアを有する第２のレ
ジスタスタツクと、これら第１および第２のレジ
スタスタツクへの読出し書込みのためのアドレス
情報、退避先エリア先頭アドレス情報および回復
開始指示信号を前記命令フエツチ装置から受けて
命令の実行に伴つたレジスタの読出し書込み動作
およびプロセス切替えのためのレジスタ群の退避
および回復動作を制御するレジスタ群制御回路と
を備えたことを特徴とする。
と、レジスタ群貯蔵装置とを内蔵し、主記憶装置
から命令をフエツチし、解読し、命令の実行およ
び命令の解読や割込により起動されるプロセスの
切替処理を行う手段と、プログラムの処理単位で
あるプロセス毎に演算に使用される１組のレジス
タ群の内容を主記憶装置の各プロセスに対応して
設けられたレジスタ退避エリアから読出して前記
レジスタ群貯蔵装置に格納させる手段と、このレ
ジスタ群貯蔵装置に格納されていた以前に実行中
のプロセスに対する１組のレジスタ群の内容を前
記主記憶装置の対応するレジスタ退避エリアに退
避させるようにして、実行可能状態にある複数の
プロセスのうち同時には１個のプロセスを実行す
る手段とを含む中央処理装置を備えた電子計算機
において、前記レジスタ群貯蔵装置は、実行中の
プロセスに対応する１組の前記レジスタ群の内容
を貯蔵する第１のレジスタスタツクと、上記実行
中のプロセスに対応する１組のレジスタ群の内容
および以前に実行中であつた１組のレジスタ群の
内容を貯蔵できる２つのエリアを有する第２のレ
ジスタスタツクと、これら第１および第２のレジ
スタスタツクへの読出し書込みのためのアドレス
情報、退避先エリア先頭アドレス情報および回復
開始指示信号を前記命令フエツチ装置から受けて
命令の実行に伴つたレジスタの読出し書込み動作
およびプロセス切替えのためのレジスタ群の退避
および回復動作を制御するレジスタ群制御回路と
を備えたことを特徴とする。
命令の実行に使用されるレジスタオペランドを
命令フエツチ装置から与えられるレジスタアドレ
ス情報により、前記第１のレジスタスタツクから
前記命令実行装置に読出し、その演算結果を前記
命令フエツチ装置から与えられるレジスタアドレ
ス情報により前記第１のレジスタスタツクおよび
第２のレジスタスタツクの１つのエリアの対応位
置に同時に格納する。命令フエツチ装置からプロ
セス切替処理のための回復開始指示信号が与えら
れると、前記主記憶装置の該当退避エリアから読
出された対応する１組のレジスタ群内容を前記第
１のレジスタスタツクおよび第２のレジスタスタ
ツクの上記と異なるもう１つのエリアに同時に格
納する。命令フエツチ装置から与えられるプロセ
ス切替終了信号により、新しいプロセスに対する
命令の実行と並行して、第２のレジスタスタツク
の以前実行中であつたプロセスに対応する１つの
エリアに格納されている１組のレジスタ群の内容
を順次送出して主記憶装置の該当退避エリアへ退
避させる。
命令フエツチ装置から与えられるレジスタアドレ
ス情報により、前記第１のレジスタスタツクから
前記命令実行装置に読出し、その演算結果を前記
命令フエツチ装置から与えられるレジスタアドレ
ス情報により前記第１のレジスタスタツクおよび
第２のレジスタスタツクの１つのエリアの対応位
置に同時に格納する。命令フエツチ装置からプロ
セス切替処理のための回復開始指示信号が与えら
れると、前記主記憶装置の該当退避エリアから読
出された対応する１組のレジスタ群内容を前記第
１のレジスタスタツクおよび第２のレジスタスタ
ツクの上記と異なるもう１つのエリアに同時に格
納する。命令フエツチ装置から与えられるプロセ
ス切替終了信号により、新しいプロセスに対する
命令の実行と並行して、第２のレジスタスタツク
の以前実行中であつたプロセスに対応する１つの
エリアに格納されている１組のレジスタ群の内容
を順次送出して主記憶装置の該当退避エリアへ退
避させる。
次に、本発明について図面を参照して詳細に説
明する。
明する。
第３図は本発明の一実施例を示すブロツク図で
ある。
ある。
主記憶装置１と中央処理装置２が接続され、中
央処理装置２には、命令フエツチ装置３、命令実
行装置４およびレジスタ群貯蔵装置６を含む。本
発明はこのレジスタ群貯蔵装置６にその特徴があ
る。
央処理装置２には、命令フエツチ装置３、命令実
行装置４およびレジスタ群貯蔵装置６を含む。本
発明はこのレジスタ群貯蔵装置６にその特徴があ
る。
すなわち、本実施例のレジスタ群貯蔵装置６
は、32個のレジスタを有する第１のレジスタスタ
ツク６１と、64個のレジスタを有する第２のレジ
スタスタツク６２と、これらレジスタの内容の退
避、回復を制御するレジスタ群制御回路６３とを
含む。この第１のレジスタスタツク６１は、実行
中のプロセスに対応する１組のレジスタ群の内容
を格納する16個のベースレジスタおよび16個の汎
用レジスタとを有し、 32ワード×４バイト のデータを貯蔵することができる。また、第２の
レジスタスタツク６２は、 64ワード×４バイト のデータを貯蔵することが可能である。
は、32個のレジスタを有する第１のレジスタスタ
ツク６１と、64個のレジスタを有する第２のレジ
スタスタツク６２と、これらレジスタの内容の退
避、回復を制御するレジスタ群制御回路６３とを
含む。この第１のレジスタスタツク６１は、実行
中のプロセスに対応する１組のレジスタ群の内容
を格納する16個のベースレジスタおよび16個の汎
用レジスタとを有し、 32ワード×４バイト のデータを貯蔵することができる。また、第２の
レジスタスタツク６２は、 64ワード×４バイト のデータを貯蔵することが可能である。
これにより第２のレジスタスタツク６２は、上
述の実行中のプロセスに対応する１組のレジスタ
群のほかに、もう１組直前の実行プロセスに対応
するレジスタ群の内容を貯蔵することができる。
レジスタ群制御回路６３は、これらのレジスタス
タツク１および６２への命令実行に使用されるレ
ジスタオペランドの読出し書込みのためのアドレ
スを供給し、プロセス切替処理の終了後に通常の
命令の処理と並行して、第２のレジスタスタツク
６２の１つのエリアに格納されている１つ前のプ
ロセスに対応したレジスタ群の内容を主記憶装置
１へ退避させるように制御する。
述の実行中のプロセスに対応する１組のレジスタ
群のほかに、もう１組直前の実行プロセスに対応
するレジスタ群の内容を貯蔵することができる。
レジスタ群制御回路６３は、これらのレジスタス
タツク１および６２への命令実行に使用されるレ
ジスタオペランドの読出し書込みのためのアドレ
スを供給し、プロセス切替処理の終了後に通常の
命令の処理と並行して、第２のレジスタスタツク
６２の１つのエリアに格納されている１つ前のプ
ロセスに対応したレジスタ群の内容を主記憶装置
１へ退避させるように制御する。
次に、レジスタ群制御回路６２の構成および動
作について、第４図および第５図を参照して詳し
く説明する。
作について、第４図および第５図を参照して詳し
く説明する。
第４図は本実施例のレジスタ群貯蔵装置６の詳
細図である。特に、レジスタ群制御回路６３につ
いて詳細な回路図を示す。命令フエツチ装置３か
ら与えられるレジスタアドレス情報７１（第４図
左上）がアドレスレジスタ６３１に入力し、これ
がレジスタアクセス指示信号７２の論理レベルが
「１」のときマシンクロツクによりセツトされ
る。上記アドレス情報７１は、命令の実行に使用
されるレジスタオペランドのレジスタスタツクに
対する５ビツトのアドレスである。すなわち、ア
ドレスレジスタ６３１の５ビツト出力は、第１の
レジスタスタツク６２の読出し書込みアドレスで
あり、同時に第２のレジスタスタツク６２の読出
し書込みアドレスの下位５ビツトを示す。第２の
レジスタスタツク６１の読出し書込みアドレスの
上位１ビツトは、プロセス切替ごとに命令フエツ
チ装置から与えられる回復開始指示信号７３によ
つて、その内容が反転するエリア指定レジスタ６
３３の正または負出力がセレクタ６３４によつて
択一的に選択されて供給される。
細図である。特に、レジスタ群制御回路６３につ
いて詳細な回路図を示す。命令フエツチ装置３か
ら与えられるレジスタアドレス情報７１（第４図
左上）がアドレスレジスタ６３１に入力し、これ
がレジスタアクセス指示信号７２の論理レベルが
「１」のときマシンクロツクによりセツトされ
る。上記アドレス情報７１は、命令の実行に使用
されるレジスタオペランドのレジスタスタツクに
対する５ビツトのアドレスである。すなわち、ア
ドレスレジスタ６３１の５ビツト出力は、第１の
レジスタスタツク６２の読出し書込みアドレスで
あり、同時に第２のレジスタスタツク６２の読出
し書込みアドレスの下位５ビツトを示す。第２の
レジスタスタツク６１の読出し書込みアドレスの
上位１ビツトは、プロセス切替ごとに命令フエツ
チ装置から与えられる回復開始指示信号７３によ
つて、その内容が反転するエリア指定レジスタ６
３３の正または負出力がセレクタ６３４によつて
択一的に選択されて供給される。
したがつて、第２のレジスタスタツク６２内の
６４ワードのエリアは、選択回路６３４の１ビツ
ト出力によつて二分され、一方のエリア（32ワー
ド）に以前に実行中であつたプロセスに対応した
レジスタ群の内容を蓄積したままで、他方のエリ
ア（別の32ワード）に実行中のプロセスに対応し
たレジスタ群の内容を貯蔵することができる。そ
して、命令実行に使用されるレジスタオペランド
は、レジスタアドレス情報７１により、第１のレ
ジスタスタツク６１から前記命令実行装置４に読
出され、演算結果はレジスタアドレス情報７１に
よつて、第１のレジスタスタツク６１および第２
のレジスタスタツク６２の１つのエリアの対応位
置に同時に格納される。
６４ワードのエリアは、選択回路６３４の１ビツ
ト出力によつて二分され、一方のエリア（32ワー
ド）に以前に実行中であつたプロセスに対応した
レジスタ群の内容を蓄積したままで、他方のエリ
ア（別の32ワード）に実行中のプロセスに対応し
たレジスタ群の内容を貯蔵することができる。そ
して、命令実行に使用されるレジスタオペランド
は、レジスタアドレス情報７１により、第１のレ
ジスタスタツク６１から前記命令実行装置４に読
出され、演算結果はレジスタアドレス情報７１に
よつて、第１のレジスタスタツク６１および第２
のレジスタスタツク６２の１つのエリアの対応位
置に同時に格納される。
次に、１つのプロセスを実行途中に、プロセス
の切替えが必要になつたものとする。このとき、
命令フエツチ装置３から回復開始指示信号７３が
エリア指定レジスタ６３３に与えられ、エリア指
定レジスタ６３３の出力が反転する。したがつ
て、命令フエツチ装置３からのアクセスにより主
記憶装置１内の新しいプロセスに対応したレジス
タ群の退避エリアの内容（BR０〜BR１５、GR
０〜GR１５）が順次読出され、命令実行装置４
を介して第１のレジスタスタツク６１に書込まれ
る。これと同時に、第２図のレジスタスタツク６
２の１つのエリア該当番地に書込まれる。このよ
うにレジスタの回復処理が行われる。このとき、
以前実行中であつたプロセスに対応するレジスタ
群の内容は、第２図のレジスタスタツク６２の上
位１ビツトの異なるもう１つのエリアに保存され
たままである。上述の動作は、第５図に示した時
刻からまでの間に行われる。
の切替えが必要になつたものとする。このとき、
命令フエツチ装置３から回復開始指示信号７３が
エリア指定レジスタ６３３に与えられ、エリア指
定レジスタ６３３の出力が反転する。したがつ
て、命令フエツチ装置３からのアクセスにより主
記憶装置１内の新しいプロセスに対応したレジス
タ群の退避エリアの内容（BR０〜BR１５、GR
０〜GR１５）が順次読出され、命令実行装置４
を介して第１のレジスタスタツク６１に書込まれ
る。これと同時に、第２図のレジスタスタツク６
２の１つのエリア該当番地に書込まれる。このよ
うにレジスタの回復処理が行われる。このとき、
以前実行中であつたプロセスに対応するレジスタ
群の内容は、第２図のレジスタスタツク６２の上
位１ビツトの異なるもう１つのエリアに保存され
たままである。上述の動作は、第５図に示した時
刻からまでの間に行われる。
上述の動作によりレジスタの回復処理が終了す
ると、命令フエツチ装置３からプロセス切替終了
信号７４が与えられ、退避表示レジスタ６４４が
セツトされると同時に、オア回路６４０を介して
メモリアドレスレジスタ６４２のセツト端子へこ
れが与えられる。退避表示レジスタ６４４のセツ
ト・リセツト形の１ビツトのフリツプフロツプで
あり、セツト入力により出力論理が「１」とな
る。この出力により退避中表示信号７７を命令フ
エツチ装置３へ返送するとともに、セレクタ６４
１へ選択信号として供給する。
ると、命令フエツチ装置３からプロセス切替終了
信号７４が与えられ、退避表示レジスタ６４４が
セツトされると同時に、オア回路６４０を介して
メモリアドレスレジスタ６４２のセツト端子へこ
れが与えられる。退避表示レジスタ６４４のセツ
ト・リセツト形の１ビツトのフリツプフロツプで
あり、セツト入力により出力論理が「１」とな
る。この出力により退避中表示信号７７を命令フ
エツチ装置３へ返送するとともに、セレクタ６４
１へ選択信号として供給する。
一方、命令フエツチ装置３からは、前に実行中
であつたプロセスに対応したレジスタ群の主記憶
装置１内の退避エリアに対する先頭アドレスを示
す退避エリア先頭アドレス退避７６がセレクタ６
４１へ供給されている。セレクタ６４１は、前記
レジスタ６４４の出力によつて上記退避アドレス
先頭情報７６を選択して前記メモリアドレスレジ
スタ６４２に供給しセツトさせる。以上は第５図
に示す時刻で行われる。
であつたプロセスに対応したレジスタ群の主記憶
装置１内の退避エリアに対する先頭アドレスを示
す退避エリア先頭アドレス退避７６がセレクタ６
４１へ供給されている。セレクタ６４１は、前記
レジスタ６４４の出力によつて上記退避アドレス
先頭情報７６を選択して前記メモリアドレスレジ
スタ６４２に供給しセツトさせる。以上は第５図
に示す時刻で行われる。
次に、従来と同様に新しいプロセスでの命令が
実行されるが、本実施例では、それと平行して以
前に実行中であつたプロセスに対応したレジスタ
群、すなわち第２のレジスタスタツク６２の１つ
のエリアに保存されている内容を主記憶装置１へ
退避させる（第５図時刻〜参照）。すなわ
ち、退避表示レジスタ６４４の出力論理「１」が
アンド回路６３６を介して、選択回路６３２およ
び６３４へ供給されることにより、選択回路６３
４はエリア指定レジスタ６３３の否定出力を選択
し、選択回路６３２は退避アドレスレジスタ６３
７の出力を選択して、それぞれ第２のレジスタス
タツク６２に対する上位１ビツトおよび下位５ビ
ツトの読出しアドレスとして供給する。
実行されるが、本実施例では、それと平行して以
前に実行中であつたプロセスに対応したレジスタ
群、すなわち第２のレジスタスタツク６２の１つ
のエリアに保存されている内容を主記憶装置１へ
退避させる（第５図時刻〜参照）。すなわ
ち、退避表示レジスタ６４４の出力論理「１」が
アンド回路６３６を介して、選択回路６３２およ
び６３４へ供給されることにより、選択回路６３
４はエリア指定レジスタ６３３の否定出力を選択
し、選択回路６３２は退避アドレスレジスタ６３
７の出力を選択して、それぞれ第２のレジスタス
タツク６２に対する上位１ビツトおよび下位５ビ
ツトの読出しアドレスとして供給する。
退避アドレスレジスタ６３７は、前記アンド回
路６３６の出力によつてセツトされ、マシンクロ
ツクが供給されるごとに＋１回路６３８によつて
１加算される。すなわち、第２のレジスタスタツ
ク６２の以前実行中のプロセスに対応する１つの
エリアから、順次データが読出されて読出データ
７８が出力される。
路６３６の出力によつてセツトされ、マシンクロ
ツクが供給されるごとに＋１回路６３８によつて
１加算される。すなわち、第２のレジスタスタツ
ク６２の以前実行中のプロセスに対応する１つの
エリアから、順次データが読出されて読出データ
７８が出力される。
一方アンド回路６３６の出力はオア回路６４０
を介してメモリアドレスレジスタ６４２のセツト
信号となり、メモリアドレスレジスタ６４２のセ
ツトした退避エリア先頭アドレスは、マシンクロ
ツクごとに＋４回路６４３で４ずつ加算されて主
記憶アドレス７９として出力される。したがつ
て、第２のレジスタスタツク６２に保存されてい
た以前実行中のプロセスに対応する内容は、主記
憶装置１内の該当する退避エリアに退避格納され
る。
を介してメモリアドレスレジスタ６４２のセツト
信号となり、メモリアドレスレジスタ６４２のセ
ツトした退避エリア先頭アドレスは、マシンクロ
ツクごとに＋４回路６４３で４ずつ加算されて主
記憶アドレス７９として出力される。したがつ
て、第２のレジスタスタツク６２に保存されてい
た以前実行中のプロセスに対応する内容は、主記
憶装置１内の該当する退避エリアに退避格納され
る。
上述の退避動作中に、命令の実行によりレジス
タ書込みが必要となつた場合には、命令フエツチ
装置３からレジスタ書込信号７５がレジスタ書込
みレジスタ６３５に供給される。レジスタ書込み
レジスタ６３５は、マシンクロツクごとに入力信
号７５がセツトされるフリツプフツプであつて、
書込信号７５によつてセツトされると、その否定
出力によつてアンド回路６３６の１つの入力が
「０」となるから、このアンド回路６３６の出力
論理は「０」となり、前記選択回路６３２および
６３４は、それぞれアドレス情報６３１およびエ
リア指定レジスタ６３３の正出力を選択して第２
のレジスタスタツク６２の書込みアドレスとす
る。したがつて、第１のレジスタスタツク６１お
よび第２のレジスタスタツク６２へ命令実行装置
４からのデータが書込まれる。この間アンド回路
６３６の出力論理「０」によつてメモリアドレス
レジスタ６４２および退避アドレスレジスタ６３
７のセツト入力は「０」となつているから退避動
作は一時中断される。
タ書込みが必要となつた場合には、命令フエツチ
装置３からレジスタ書込信号７５がレジスタ書込
みレジスタ６３５に供給される。レジスタ書込み
レジスタ６３５は、マシンクロツクごとに入力信
号７５がセツトされるフリツプフツプであつて、
書込信号７５によつてセツトされると、その否定
出力によつてアンド回路６３６の１つの入力が
「０」となるから、このアンド回路６３６の出力
論理は「０」となり、前記選択回路６３２および
６３４は、それぞれアドレス情報６３１およびエ
リア指定レジスタ６３３の正出力を選択して第２
のレジスタスタツク６２の書込みアドレスとす
る。したがつて、第１のレジスタスタツク６１お
よび第２のレジスタスタツク６２へ命令実行装置
４からのデータが書込まれる。この間アンド回路
６３６の出力論理「０」によつてメモリアドレス
レジスタ６４２および退避アドレスレジスタ６３
７のセツト入力は「０」となつているから退避動
作は一時中断される。
なお、退避処理中は退避表示レジスタ６４４の
出力が退避表示信号７７として命令フエツチ装置
３へ送られているから、命令フエツチ装置３で
は、この間において次のプロセス切替えの指示を
検出してもその実行を待たせ、退避完了後にプロ
セス切替えを行う。
出力が退避表示信号７７として命令フエツチ装置
３へ送られているから、命令フエツチ装置３で
は、この間において次のプロセス切替えの指示を
検出してもその実行を待たせ、退避完了後にプロ
セス切替えを行う。
退避処理が進行し退避アドレスレジスタ６３７
の５ビツト出力が前部「１」になると、５入力の
アンド回路からなるオール「１」検出回路６３９
でこれを退避アドレスレジスタ６３７がリセツト
され、これらのレジスタの内容はすべて「０」と
なる。すなわち、第５図に示した時刻で退避処
理が完了した後は時刻以前と同様な動作状態と
なり命令の実行が継続される。
の５ビツト出力が前部「１」になると、５入力の
アンド回路からなるオール「１」検出回路６３９
でこれを退避アドレスレジスタ６３７がリセツト
され、これらのレジスタの内容はすべて「０」と
なる。すなわち、第５図に示した時刻で退避処
理が完了した後は時刻以前と同様な動作状態と
なり命令の実行が継続される。
上述の説明から理解されるように、本実施例に
おいては、プロセス切替処理時のレジスタ退避処
理のための32回の主記憶装置の書込み動作は、命
令の実行と平行して行われるから、レジスタ退避
のために余分に要する時間は零となり、それだけ
切替処理が高速化される効果がある。
おいては、プロセス切替処理時のレジスタ退避処
理のための32回の主記憶装置の書込み動作は、命
令の実行と平行して行われるから、レジスタ退避
のために余分に要する時間は零となり、それだけ
切替処理が高速化される効果がある。
上述の実施例は、第２のレジスタスタツク６２
を読出しと書込みの同時動作ができない場合につ
いて説明したが、例えばレジスタフアイル素子を
使用すれば、読出しアドレスと書込みアドレスと
を独立に供給することにより、読出しと書込みの
同時動作が可能である。この場合は、第４図に示
したレジスタ書込指示信号によるレジスタ退避処
理の一時中断が不要となり、レジスタの退避処理
は命令の実行と完全に独立させることができる。
を読出しと書込みの同時動作ができない場合につ
いて説明したが、例えばレジスタフアイル素子を
使用すれば、読出しアドレスと書込みアドレスと
を独立に供給することにより、読出しと書込みの
同時動作が可能である。この場合は、第４図に示
したレジスタ書込指示信号によるレジスタ退避処
理の一時中断が不要となり、レジスタの退避処理
は命令の実行と完全に独立させることができる。
以上のように、本発明においては、レジスタの
退避処理を、プロセスの切替処理時に行わず、こ
のプロセスの切替処理（レジスタの回復）が終了
した後に、命令の実行と並行して行うように構成
したから、プロセスの切替処理に要する時間を著
しく短縮することができ、システム性能を高速化
することが可能である。
退避処理を、プロセスの切替処理時に行わず、こ
のプロセスの切替処理（レジスタの回復）が終了
した後に、命令の実行と並行して行うように構成
したから、プロセスの切替処理に要する時間を著
しく短縮することができ、システム性能を高速化
することが可能である。
第１図は従来例レジスタ群貯蔵装置を使用した
計算機システムの一例を示すブロツク図。第２図
は従来システムにおけるレジスタの退避および回
復の動作を示すタイムチヤート。第３図は本発明
の一実施例の計算機システムを示すブロツク図。
第４図は上記実施例のレジスタ群貯蔵装置を示す
詳細ブロツク図。第５図は上記実施例を使用した
計算システムのレジスタの回復および退避の動作
を示すタイムチヤート。 １……主記憶装置、２……中央処理装置、３…
…命令フエツチ装置、４……命令実行装置、５，
６……レジスタ群貯蔵装置、５１……レジスタス
タツク、５２……アドレスレジスタ、６１……第
１のレジスタスタツク、６２……第２のレジスタ
スタツク、６３……レジスタ群制御回路、６３１
……アドレスレジスタ、６３２，６３４，６４１
……選択回路、６３３……エリア指定レジスタ、
６３５……レジスタ書込みレジスタ、６３７……
退避アドレスレジスタ、６３９……オール「１」
検出回路、６４２……メモリアドレスレジスタ、
６４４……退避表示レジスタ。
計算機システムの一例を示すブロツク図。第２図
は従来システムにおけるレジスタの退避および回
復の動作を示すタイムチヤート。第３図は本発明
の一実施例の計算機システムを示すブロツク図。
第４図は上記実施例のレジスタ群貯蔵装置を示す
詳細ブロツク図。第５図は上記実施例を使用した
計算システムのレジスタの回復および退避の動作
を示すタイムチヤート。 １……主記憶装置、２……中央処理装置、３…
…命令フエツチ装置、４……命令実行装置、５，
６……レジスタ群貯蔵装置、５１……レジスタス
タツク、５２……アドレスレジスタ、６１……第
１のレジスタスタツク、６２……第２のレジスタ
スタツク、６３……レジスタ群制御回路、６３１
……アドレスレジスタ、６３２，６３４，６４１
……選択回路、６３３……エリア指定レジスタ、
６３５……レジスタ書込みレジスタ、６３７……
退避アドレスレジスタ、６３９……オール「１」
検出回路、６４２……メモリアドレスレジスタ、
６４４……退避表示レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 命令フエツチ装置３と、命令実行装置４と、
レジスタ群貯蔵装置６とを内蔵し、主記憶装置１
から命令をフエツチし、解読し、命令の実行およ
び命令の解読や割込により起動されるプロセスの
切替処理を行う手段と、プログラムの処理単位で
あるプロセス毎に演算に使用される１組のレジス
タ群の内容を主記憶装置の各プロセスに対応して
設けられたレジスタ退避エリアから読出して前記
レジスタ群貯蔵装置に格納させる手段と、このレ
ジスタ群貯蔵装置に格納されていた以前に実行中
のプロセスに対する１組のレジスタ群の内容を前
記主記憶装置の対応するレジスタ退避エリアに退
避させるようにして、実行可能状態にある複数の
プロセスのうち同時には１個のプロセスを実行す
る手段とを含む中央処理装置２を備えた電子計算
機において、 前記レジスタ群貯蔵装置は、実行中のプロセス
に対応する１組の前記レジスタ群の内容を貯蔵す
る第１のレジスタスタツク６１と、上記実行中の
プロセスに対応する１組のレジスタ群の内容およ
び以前に実行中であつた１組のレジスタ群の内容
を貯蔵できる２つのエリアを有する第２のレジス
タスタツク６２と、これら第１および第２のレジ
スタスタツクへの読出し書込みのためのアドレス
情報、退避先エリア先頭アドレス情報および回復
開始指示信号を前記命令フエツチ装置から受けて
命令の実行に伴つたレジスタの読出し書込み動作
およびプロセス切替えのためのレジスタ群の退避
および回復動作を制御するレジスタ群制御回路６
３とを備えたことを特徴とする電子計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14251581A JPS5846444A (ja) | 1981-09-11 | 1981-09-11 | 電子計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14251581A JPS5846444A (ja) | 1981-09-11 | 1981-09-11 | 電子計算機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846444A JPS5846444A (ja) | 1983-03-17 |
| JPS6239779B2 true JPS6239779B2 (ja) | 1987-08-25 |
Family
ID=15317143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14251581A Granted JPS5846444A (ja) | 1981-09-11 | 1981-09-11 | 電子計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846444A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9372694B2 (en) * | 2012-03-29 | 2016-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Reducing data backup and recovery periods in processors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5398753A (en) * | 1977-02-09 | 1978-08-29 | Nippon Telegr & Teleph Corp <Ntt> | Interrupt processing system |
-
1981
- 1981-09-11 JP JP14251581A patent/JPS5846444A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5398753A (en) * | 1977-02-09 | 1978-08-29 | Nippon Telegr & Teleph Corp <Ntt> | Interrupt processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846444A (ja) | 1983-03-17 |
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