JPH0113131B2 - - Google Patents
Info
- Publication number
- JPH0113131B2 JPH0113131B2 JP58238553A JP23855383A JPH0113131B2 JP H0113131 B2 JPH0113131 B2 JP H0113131B2 JP 58238553 A JP58238553 A JP 58238553A JP 23855383 A JP23855383 A JP 23855383A JP H0113131 B2 JPH0113131 B2 JP H0113131B2
- Authority
- JP
- Japan
- Prior art keywords
- control
- processor
- sub
- firmware
- main processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 10
- 230000010365 information processing Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000005856 abnormality Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
Description
【発明の詳細な説明】
発明の技術分野
本発明は情報処理装置のフアームウエアによる
制御方式、特にフアームウエアが主プロセツサ以
外に命令処理専用の副プロセツサの制御によつて
動作する場合の情報処理装置の制御方式に関す
る。
制御方式、特にフアームウエアが主プロセツサ以
外に命令処理専用の副プロセツサの制御によつて
動作する場合の情報処理装置の制御方式に関す
る。
従来技術と問題点
主プロセツサ以外に命令処理専用の副プロセツ
サを備え、処理能力を高めた情報処理装置がある
が、かゝる装置で副プロセツサに回復不可能なハ
ードウエアエラーが発生しソフトウエアがこれを
認知すると、ジヨブの実行を打切り、システムダ
ウンとしている。しかし主プロセツサも副プロセ
ツサの処理能力を有するから、副プロセツサの機
能を主プロセツサに代行させれば、かゝる場合で
もシステムダウンとしなくてすむ。しかし従来方
式では命令処理は副プロセツサがするようにフア
ームウエアが構成されているから、副プロセツサ
に障害が生じたからといつて主プロセツサが副プ
ロセツサの機能を代行することはできない。
サを備え、処理能力を高めた情報処理装置がある
が、かゝる装置で副プロセツサに回復不可能なハ
ードウエアエラーが発生しソフトウエアがこれを
認知すると、ジヨブの実行を打切り、システムダ
ウンとしている。しかし主プロセツサも副プロセ
ツサの処理能力を有するから、副プロセツサの機
能を主プロセツサに代行させれば、かゝる場合で
もシステムダウンとしなくてすむ。しかし従来方
式では命令処理は副プロセツサがするようにフア
ームウエアが構成されているから、副プロセツサ
に障害が生じたからといつて主プロセツサが副プ
ロセツサの機能を代行することはできない。
発明の目的
本発明は上記の点にかんがみてなされたもの
で、副プロセツサ上に不可能なハードウエアエラ
ーが発生した場合はこの副プロセツサを使用せ
ず、主プロセツサだけで処理を続行させることが
できるようにしようというものである。
で、副プロセツサ上に不可能なハードウエアエラ
ーが発生した場合はこの副プロセツサを使用せ
ず、主プロセツサだけで処理を続行させることが
できるようにしようというものである。
発明の構成
本発明は、主プロセツサ１と、命令処理専用の
副プロセツサ２と、これらの主プロセツサおよび
副プロセツサの制御によつて動作する第１のフア
ームウエアを格納する第１の制御記憶４を備える
情報処理装置の制御方式において、主プロセツサ
だけの制御によつて動作し、副プロセツサが行な
う命令処理をも主プロセツサが実行可能にする第
２のフアームウエアを格納する第２の制御記憶５
と、これら２つの制御記憶のどちらか一方を選択
する手段３を設け、通常は前記選択手段を第１の
制御記憶を選択するように設定しておき、前記副
プロセツサに回復不可能なハードウエアエラーが
発生した場合、該副プロセツサを切り離しかつ前
記選択手段を操作して前記第２の制御記憶を選択
させ、主プロセツサによつて該第２の制御記憶上
の第２のフアームウエアを動作させて処理を続行
することを特徴とするが、次に図面を参照しなが
らこれを説明する。
副プロセツサ２と、これらの主プロセツサおよび
副プロセツサの制御によつて動作する第１のフア
ームウエアを格納する第１の制御記憶４を備える
情報処理装置の制御方式において、主プロセツサ
だけの制御によつて動作し、副プロセツサが行な
う命令処理をも主プロセツサが実行可能にする第
２のフアームウエアを格納する第２の制御記憶５
と、これら２つの制御記憶のどちらか一方を選択
する手段３を設け、通常は前記選択手段を第１の
制御記憶を選択するように設定しておき、前記副
プロセツサに回復不可能なハードウエアエラーが
発生した場合、該副プロセツサを切り離しかつ前
記選択手段を操作して前記第２の制御記憶を選択
させ、主プロセツサによつて該第２の制御記憶上
の第２のフアームウエアを動作させて処理を続行
することを特徴とするが、次に図面を参照しなが
らこれを説明する。
発明の実施例
第１図は、本発明の概要を示し、１は主プロセ
ツサ、２は命令処理専用の副プロセツサである。
４および５はフアームウエアを格納するための制
御記憶であり、３はこれら２つの制御記憶のどち
らか一方を選択するための手段である。制御記憶
４には主プロセツサと副プロセツサによつて動作
するフアームウエアが格納され、制御記憶５には
主プロセツサのみによつて動作するフアームウエ
アが格納されている。
ツサ、２は命令処理専用の副プロセツサである。
４および５はフアームウエアを格納するための制
御記憶であり、３はこれら２つの制御記憶のどち
らか一方を選択するための手段である。制御記憶
４には主プロセツサと副プロセツサによつて動作
するフアームウエアが格納され、制御記憶５には
主プロセツサのみによつて動作するフアームウエ
アが格納されている。
本情報処理装置は通常は制御記憶を選択するた
めの手段３を、制御記憶４を選択するように指定
しておき、これにより制御記憶４上のフアームウ
エアで動作する。このとき主プロセツサは命令の
処理を行う場合はその処理を副プロセツサ２に任
せてその間に他の処理（例えばＩ／Ｏ割込み、マ
シンチエツク割込みの監視など）を行つている。
ここで、副プロセツサ２に何らかの回復不可能な
ハードウエアエラーが発生すると、該副プロセツ
サ２は動作を停止しエラー保持の状態となり、主
プロセツサ１はこの状態を検出する。そこで主プ
ロセツサ１は現在の制御記憶４上の必要な制御記
情報を制御記憶５に転送し、その後選択手段３を
制御記憶５を選択するように設定し直す。
めの手段３を、制御記憶４を選択するように指定
しておき、これにより制御記憶４上のフアームウ
エアで動作する。このとき主プロセツサは命令の
処理を行う場合はその処理を副プロセツサ２に任
せてその間に他の処理（例えばＩ／Ｏ割込み、マ
シンチエツク割込みの監視など）を行つている。
ここで、副プロセツサ２に何らかの回復不可能な
ハードウエアエラーが発生すると、該副プロセツ
サ２は動作を停止しエラー保持の状態となり、主
プロセツサ１はこの状態を検出する。そこで主プ
ロセツサ１は現在の制御記憶４上の必要な制御記
情報を制御記憶５に転送し、その後選択手段３を
制御記憶５を選択するように設定し直す。
以上のようにすることで副プロセツサ２は主プ
ロセツサ１から切り離され、以後は主プロセツサ
１のみが、制御記憶５のフアームウエアを制御
し、システムダウンさせずに、他のジヨブを続行
することができる。
ロセツサ１から切り離され、以後は主プロセツサ
１のみが、制御記憶５のフアームウエアを制御
し、システムダウンさせずに、他のジヨブを続行
することができる。
第２図に本発明の１実施例を示す。図に示すシ
ステムは、主プロセツサ１としてSPU（System
Processing Unit）、四則演算命令処理専用の副
プロセツサ２としてIPU（Instruction Processing
Unit）を具備している。４，５は制御記憶
（Control Storage、略してCS）で、まつたく同
一のアドレスが割当てられていて、アドレス空間
切換えのためのCS切換えゲート（第１図の手段
３）によつてどちらか一方のCSがアクセスされ
る。CS切換えゲート３は、MPC（Micro
Program Counter）またはアドレスレジスタAR
の最上位ビツトに設けられたCS切換えフラグＦ
からの信号を入力として動作し、このフラグＦが
“１”であるときCS２が選択される。IMPL
（Initial Micro Program Loading）時には、CS
１，CS２にそれぞれ異つたフアームウエアがロ
ーデイングされるが、通常はCS１上のフアーム
ウエアによりシステムが動作する。CS１上のフ
アームウエアはSPU１とIPU２により動作し、
CS２上のフアームウエアはSPU１のみで動作す
る。
ステムは、主プロセツサ１としてSPU（System
Processing Unit）、四則演算命令処理専用の副
プロセツサ２としてIPU（Instruction Processing
Unit）を具備している。４，５は制御記憶
（Control Storage、略してCS）で、まつたく同
一のアドレスが割当てられていて、アドレス空間
切換えのためのCS切換えゲート（第１図の手段
３）によつてどちらか一方のCSがアクセスされ
る。CS切換えゲート３は、MPC（Micro
Program Counter）またはアドレスレジスタAR
の最上位ビツトに設けられたCS切換えフラグＦ
からの信号を入力として動作し、このフラグＦが
“１”であるときCS２が選択される。IMPL
（Initial Micro Program Loading）時には、CS
１，CS２にそれぞれ異つたフアームウエアがロ
ーデイングされるが、通常はCS１上のフアーム
ウエアによりシステムが動作する。CS１上のフ
アームウエアはSPU１とIPU２により動作し、
CS２上のフアームウエアはSPU１のみで動作す
る。
次にIPU２の回復不可能なハードエラー発生時
のCS切換えの動作過程について説明する。今CS
１上のフアームウエアによつて動作中の本システ
ムのIPU２に回復不可能なハードウエアエラーが
発生すると、IPU２がマシンチエツク割込みを発
生してエラーに関する情報を保持したまま停止状
態になる。SPU１はIPU２の状態を監視しており
IPU２にエラーが生じた場合はエラーの要因を解
析する。もしエラーが回復不可能なものである場
合はSPU１はCSの切換え処理を開始する。即ち
CS１内に残つている現在のシステムに関する制
御情報を読み出し、CS２に書き込んでいく。こ
の制御情報転送のためのCS１からの読出しとCS
２への書込みのアドレスは、アドレスレジスタ
ARが出力し、そしてCS１へのアクセスはアドレ
スレジスタARの最上位のCS切換えフラグＦを
“０”にセツトすることにより行ない、CS２への
アクセスは、ARのCS切り換えフラグＦを“１”
にセツトすることにより行なう。CS１からCS２
へすべての制御情報を移し終つたならば、CS１
の固定領域にあらかじめ格納されているCS２の
スタートアドレスCSSAをCS１より読出して
MPCにセツトし、MPCのCS切換えフラグＦを
“１”にしてCS２が選択されるようにし、こうし
てMPCがCS２上に格納されているマイクロ命令
をフエツチできるようにし、以後はMPC，ARの
フラグＦは“１”に保たれて、CS２のフアーム
ウエアによりシステムはIPUを切り離したSPU単
独制御に移行する。スタートアドレスCSSAは、
CS２上のフアームウエア内のシステム制御部の
スタートアドレスである。該システム制御部は
CS２上の制御情報に応じて次に行なうべき処理
を判断しその処理を行うルーチンに制御を移す働
きをする。
のCS切換えの動作過程について説明する。今CS
１上のフアームウエアによつて動作中の本システ
ムのIPU２に回復不可能なハードウエアエラーが
発生すると、IPU２がマシンチエツク割込みを発
生してエラーに関する情報を保持したまま停止状
態になる。SPU１はIPU２の状態を監視しており
IPU２にエラーが生じた場合はエラーの要因を解
析する。もしエラーが回復不可能なものである場
合はSPU１はCSの切換え処理を開始する。即ち
CS１内に残つている現在のシステムに関する制
御情報を読み出し、CS２に書き込んでいく。こ
の制御情報転送のためのCS１からの読出しとCS
２への書込みのアドレスは、アドレスレジスタ
ARが出力し、そしてCS１へのアクセスはアドレ
スレジスタARの最上位のCS切換えフラグＦを
“０”にセツトすることにより行ない、CS２への
アクセスは、ARのCS切り換えフラグＦを“１”
にセツトすることにより行なう。CS１からCS２
へすべての制御情報を移し終つたならば、CS１
の固定領域にあらかじめ格納されているCS２の
スタートアドレスCSSAをCS１より読出して
MPCにセツトし、MPCのCS切換えフラグＦを
“１”にしてCS２が選択されるようにし、こうし
てMPCがCS２上に格納されているマイクロ命令
をフエツチできるようにし、以後はMPC，ARの
フラグＦは“１”に保たれて、CS２のフアーム
ウエアによりシステムはIPUを切り離したSPU単
独制御に移行する。スタートアドレスCSSAは、
CS２上のフアームウエア内のシステム制御部の
スタートアドレスである。該システム制御部は
CS２上の制御情報に応じて次に行なうべき処理
を判断しその処理を行うルーチンに制御を移す働
きをする。
発明の効果
以上説明したように本発明によればIPUが障害
となつてもSPU単独で処理を継続でき、能力は
落ちるもののシステムダウンを招かずに済む利点
が得られる。
となつてもSPU単独で処理を継続でき、能力は
落ちるもののシステムダウンを招かずに済む利点
が得られる。
また本発明では、副プロセツサの異常発生に備
えて比較的高価な副プロセツサを２重化すること
なく、比較的安価な制御記憶を２重化してこれら
に前記２種のフアームウエアを搭載し、簡単なハ
ードウエア（制御記憶の一方を選択する手段）を
付加することで、副プロセツサ異常時のシステム
ダウンを回避することができる。
えて比較的高価な副プロセツサを２重化すること
なく、比較的安価な制御記憶を２重化してこれら
に前記２種のフアームウエアを搭載し、簡単なハ
ードウエア（制御記憶の一方を選択する手段）を
付加することで、副プロセツサ異常時のシステム
ダウンを回避することができる。
第１図は本発明の概要を示すブロツク図、第２
図は本発明の実施例を示すブロツク図である。 図面で１は主プロセツサ、２は副プロセツサ、
４は第１の制御記憶、５は第２の制御記憶、３は
選択手段である。
図は本発明の実施例を示すブロツク図である。 図面で１は主プロセツサ、２は副プロセツサ、
４は第１の制御記憶、５は第２の制御記憶、３は
選択手段である。
Claims (1)
- 【特許請求の範囲】 １ 主プロセツサ１と、命令処理専用の副プロセ
ツサ２と、これらの主プロセツサおよび副プロセ
ツサの制御によつて動作する第１のフアームウエ
アを格納する第１の制御記憶４を備える情報処理
装置の制御方式において、 主プロセツサだけの制御によつて動作し、副プ
ロセツサが行なう命令処理をも主プロセツサが実
行可能にする第２のフアームウエアを格納する第
２の制御記憶５と、これら２つの制御記憶のどち
らか一方を選択する手段３を設け、 通常は前記選択手段を第１の制御記憶を選択す
るように設定しておき、前記副プロセツサに回復
不可能なハードウエアエラーが発生した場合、該
副プロセツサを切り離しかつ前記選択手段を操作
して前記第２の制御記憶を選択させ、主プロセツ
サによつて該第２の制御記憶上の第２のフアーム
ウエアを動作させて処理を続行することを特徴と
する、情報処理装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238553A JPS60129845A (ja) | 1983-12-16 | 1983-12-16 | 情報処理装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238553A JPS60129845A (ja) | 1983-12-16 | 1983-12-16 | 情報処理装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60129845A JPS60129845A (ja) | 1985-07-11 |
| JPH0113131B2 true JPH0113131B2 (ja) | 1989-03-03 |
Family
ID=17031948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238553A Granted JPS60129845A (ja) | 1983-12-16 | 1983-12-16 | 情報処理装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60129845A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2791010B2 (ja) * | 1986-07-07 | 1998-08-27 | 株式会社日立製作所 | 並列処理装置 |
| CN104698843B (zh) * | 2015-02-06 | 2017-07-11 | 同济大学 | 一种基于模型预测控制的数据中心节能控制方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239330A (en) * | 1975-09-23 | 1977-03-26 | Fujitsu Ltd | Multi-polling system with reserve function |
| JPS5340244A (en) * | 1976-09-27 | 1978-04-12 | Hitachi Ltd | On-line system constitution system |
-
1983
- 1983-12-16 JP JP58238553A patent/JPS60129845A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239330A (en) * | 1975-09-23 | 1977-03-26 | Fujitsu Ltd | Multi-polling system with reserve function |
| JPS5340244A (en) * | 1976-09-27 | 1978-04-12 | Hitachi Ltd | On-line system constitution system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60129845A (ja) | 1985-07-11 |
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