JPS62108333A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装１で構成される中央演算処理装置の
スタック操作に関するものである。

中央演算処理装置でプログラムを実行する場合、分岐命
令が読出され又は割込み制御回路からの割込みによって
プログラムが分岐する場合、分岐前のプログラムによっ
てレジスタに格納されているアドレス又はデータを一時
退避してそのレジスタ金分岐後のプログラムの実行の為
に使用し、分岐が終って、もとのプログラムに復帰する
ときに先に退避しておいたアドレス又はデータを元のレ
ジスタに戻さなければならぬ。

また、分岐したプログラムを実行中に更に次の分岐が行
われアドレス又はデータの一時退避が発生することがあ
る。一時退避するアドレス又はデータの退避先のメモリ
領域を、そのメモリ領域への書込み及び読出しの順序か
ら見てスタックと称することがあり、このような退避と
復旧操作をスタック操作という。

〔従来の技術〕

第２図は中央演算処理装置を構成する従来の半導体装置
の一例を示すブロック図で、図において（１）は中央演
算処理装置、（２）は命令解読回路、（３）は割込み制
御回路、（４）は実行制御回路、（５）は外部記憶領域
のアドレス記憶回路、（６）はアドレス・データバス、
（７）は外部記憶領域である。

次に動作について説明する。実行制御回路（４）がプロ
グラムの実行中に命令解読回路（２）で解読された命令
が分岐命令である場合、又は割込み制御回路（３）を介
して割込み信号が入力され、この割込みを処理するプロ
グラムへ分岐する場合、実行制御回路（４）内のレジス
タ（図示せず）には分岐前のプログラムを実行していた
時のアドレス又はデータが記憶されているので、分岐の
前にこれらアドレス又はデータを退避しておくことが必
要である。

この場合、実行制御回路（４）は現時点で、実行制御回
路（４）内のレジスタに格納されている内容を、アドレ
ス・データバス【６）ヲ介して外部記憶領域（７）に書
込み、この書込んだ外部記憶領域（７）内の番地を外部
記憶領域アドレス記憶回路（５）へ記憶する。

外部記憶領域（７）へ記憶したアドレス又はデータを読
出すときは、外部記憶領域アドレス記憶回路１５）に記
憶している番地から始めて、外部記憶領域（７）へ格納
したアドレス又はデータの新しい方から読出して実行制
御回路（４）内のレジスタに戻す。すなわち、この場合
、外部記憶領域（７）は後入れ先出しく　Ａａｓをｉｎ
−ｆｉｒｓをｏｕｔ　）のメモリとして用いられる。

〔発明が解決しようとする問題点〕

従来の半導体装１．１！／ま以上のように構成されてい
るので、アドレス又はデータの退避の必要が発生するた
びに外部記憶領域との間でデータの入出力を必要−とし
多くの時間がかかるという問題点かありた。

この発明は上記のような問題点を解決するためになされ
友もので、アドレス又はデータの退避の場合もその復帰
の場合も簡単に短時間で処理することのできる半導体装
１ｔ’！ｆ−ｎること金目的としている。

〔問題点を解決するための手段〕

この発明では、中央演算処理装置ｊｔを構成する半導体
装産肉に適宜な容量の内部記憶回路を設け、退避すべき
アドレス又はデータがこの内部記憶回路に一杯になった
時に外部記憶領域を用いるようにした。

〔作用〕

中央演算処理装置内で退避すべきアドレス又はデータは
、多くの場合当該装置内の内部記憶回路に退避させれば
よいことになるので、処理が容易で、かつ短時間に終了
することができる。

〔実施？１」〕 以下この発明の実施例を区間について説明する。

第１図はこの発明の一実施例を示すブロック図で、図に
おいて第２図と同一符号は同−又は相当部分を示し、（
８）は後入れ先出し方式で読出される内部記憶回路、（
９）は第１のカウンタ、（１０）は第１の検出器、（１
１）は第２のカウンタ、（１２）は第２の検出器である
。

第１のカウンタ（９）は初期化のときリセットされ、内
部記憶回路（８）に一つのアドレス又はデータが書込ま
れるごとに数値１が加算され、内部記憶回路（８）から
一つのアドレス又はデータが読出されるごとに数値１が
減算されて、内部記憶回路（８）に格納されているアド
レス又はデータの総数を表し、第１の検出器（１０）は
カウンタ（９）の計数値が内部記憶回路（８）の全容量
を示す点を検出する。第１の検出器（１０）から検出信
号が出力された後は、実行制御回路（４）はそのレジス
タの内容を外部記憶領域（７）に退避する。

第２０カウンタ（１１）は初期化のときリセットされ、
外部記憶領域に一つのアドレス又はデータが書込まれる
ごとに数値１が加算され、外部記憶領域（７）、から一
つのアドレス又はデータが読出されるごとに数１ｉｉ！
　１が減算されて、外部記憶領域（７）に退避中のアド
レス又はデータの総数全表し、第２の検出器（１２）は
カウンタ（１１）の計数値がＯである点を検出する。第
２の検出器（１２）から検出信号が出力された後は、実
行制御回路（４）は内部記憶回路（８）から退避したデ
ータ又はアドレスを読出す。

なお上記実施例では外部記憶領域アドレス記憶回路（５
）の外に＠２のカウンタ（１１）を設けたが、アドレス
又はデータを退避すべき外部記憶領域（７）の先頭番地
を定めておけば、外部記憶領域のアドレス記憶回路（５
）の内容を検出することによりカウンタ（１１）　’Ｔ
ｈ省略することができる。従ってこの明細書において言
う第２のカウンタは上述のようにしてカウンタ（１１）
　ｒ省略した場合の外ｇ記憶領域のアドレス記憶回路（
５）をも含むものとする。

〔発明の効果〕

以上のようにこの発明によれば、アドレス又はデータを
退避させ、復帰させる大部分の場合において、その処理
を実行する実行制御回路と同一の半導体装置内で処理す
ることができるので、高速かつ容易に処理することがで
きる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は中央演算処理装置ｔを構成する従来の半導体装置の一
例を示すブロック図。 （１）は中央演算処理装置、（４）は実行制御回路、（
５１は外部記憶領域のアドレス記憶回路、（６）はアド
レス・データバス、（７）は外部記憶領域、（８）は内
部記憶回路、（９）は第１のカウンタ、（１０）は第１
の検出器、（１１）は第２のカウンタ、（１２）は第２
の検出器。 尚、各図中同一符号は同−又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 中央演算処理装置内のレジスタに格納されているアドレ
   ス又はデータを一時退避する命令が実行されることのあ
   る半導体において、 この半導体装置内に設けられ、上記退避するアドレス又
   はデータを一時記憶し、この記憶したアドレス又はデー
   タを後入れ先出し方式で読出すことができる内部記憶回
   路、 上記半導体装置外に設けられ、上記退避するアドレス又
   はデータを一時記憶し、この記憶したアドレス又はデー
   タを後入れ先出し方式で読出すことができる外部記憶領
   域、 上記内部記憶回路へ一つのアドレス又はデータを書込む
   ごとに数値１が加算され、上記内部記憶回路から一つの
   アドレス又はデータを読出すごとに数値１が減算される
   第１のカウンタ、 この第１のカウンタの内容により上記内部記憶回路への
   書込み可能領域が無くなったことを検出する第１の検出
   器、 この第１の検出器が上記内部記憶回路への書込み可能領
   域が無くなったことを検出した場合は、其の後で発生し
   た退避すべきアドレス又はデータは上記外部記憶領域に
   書込むよう制御する実行制御回路、 上記退避すべきアドレス又はデータが最後に書込まれた
   上記外部記憶領域の番地を記憶する外部記憶領域のアド
   レス記憶回路、 上記外部記憶領域へ一つのアドレス又はデータを書込む
   ごとに数値１が加算され、上記外部記憶領域から一つの
   アドレス又はデータを読出すごとに数値１が減算される
   第２のカウンタ、 この第２のカウンタの内容により上記外部記憶領域に退
   避中のアドレス又はデータが無くなったことを検出する
   第２の検出器、 この第２の検出器が上記外部記憶領域に退避中のアドレ
   ス又はデータが無くなったことを検出した場合は、其の
   後のアドレス又はデータの読出しは上記内部記憶回路か
   ら読出すよう上記実行制御回路で制御する手段、 を備えたことを特徴とする半導体装置。