JPS63237143A - プログラマブルコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本°発明はプログラマブルコントローラ、特番こ複数の
ホストマシンからそれぞれ独立にプログラムの書換えを
要求されるプログラマブルコントローラに関する。

〔従来の技術〕

従来、この種のコントローラは汎用コンピュータの技術
であるベージング機構を用いて構成されていた。すなわ
ち、プログラムを一定の小区分（ページ）単位に切って
ページ単位で物理メモリに割当て、実行時に論理アドレ
スを物理アドレスへ変換する方法である。この方法はペ
ージを物理アドレスに割当てる場合にページ間の順序や
物理的連続性を気にしなくて良いので、多数のプログラ
ムを独立のタイミングで追加、削除しても隙間が使えな
くなるということはない。

〔発明が解決しようとする問題点〕

しかしながら上述のベージング機構はアドレス変換の部
分のハードウェア量が多く、装置価格が高価になるとい
う欠点がある。また、最近は半導体メモリが安くなった
ので、実際必要なメモリ量の３〜５倍のメモリを実装し
てベージングを行なわない方式もでてきた。したがって
余分のメモリをつけているので価格が高くなるという欠
点がある。

〔問題点を解決するための手段〕

本発明のプログラマブルコントローラは、プログラムを
格納するメモリの一定範囲のアドレスを一定周期で巡回
指定する手段と、前記手段により指定されたある番地の
第１の内容を読み取って第２の内容に書換える手段と、
前記第１の内容の内の複数ビットで示される識別子と外
部より与えられる第３の内容の内の識別子とを比較［７
た結果および前記第３の内容の識別子以外の部分で指示
された条件により前記第１の内容または前記第３の内容
または無効内容のいずれかを前記第２の内容として選択
する手段とを有して構成される。

〔実施例〕

第１図は本発明の第１の実施例を示すブロック図である
。同図においてプログラムコントローラはアクセスコン
トロール２かへバイナリカウンタ１６にクロックを与え
てアドレスを順次増加し、このアドレスが一定値に達す
るとアドレス検出１８が動作し、フリップフロップ１７
を経由してバイナリカウンタ１６にリセットをがける０
以上の動作によりプログラムメモリ１に巡回アドレスが
与えられる。また、アクセスコントロール２はプログラ
ムメモリ１にチップセレクト信号（で−ｒ）、リード信
号（丁Ｔ）を与えて内容を読み出し読取ラッチ１４に記
録する。さらに出力バッファ１５の内容をプログラムメ
モリ１に書込むためにアクセスコントロール２よりチッ
プセレクト信号（−ｒ）、ライト信号（Ｔ「）を出す。

一方、ホスト・マシンから供給されるプログラムはネッ
トワークインターフェース１３を経由してプログラムロ
ードコントローラ５の制御のもとに入力ラッチ６に記録
する。入力ラッチ６と読取りラッチ１４の出力は比較・
判定回路３で判定され、この結果をセレクタ４に与える
。セレクタ４では読取りラッチ１４の出力または入力ラ
ッチ６の出力または無効データのいずれかを選んで出力
する。

この選択の条件として“読取りラッチ１４の内の識別子
が無効データであるかあるいは入力ラッチ６の内の識別
子と一致したら入力ラッチ６の内容を出力する”として
おく、！Ｉｌ別子でホストマシンの区別をしておけば、
複数のホストマシンからの書換えが他のホストマシンの
プログラムに影響せずに行なえる。

次にセレクタ４の出力のうち、命令の部分はインストラ
クションデコーダ７に入って解釈・実行される。セレク
タ４の出力のうち、識別子の部分はＩＤデコーダ８に入
ってレジスタバンク１１の選択を行なう、今、ホストマ
シンを最大１５台とすればレジスタバンク１１（こは１
５組のレジスタセットが必要となる。レジスタセットの
中にはアキュムレータ、プログラムステータスワードの
他にジャンプ先のラベルもしくはジャンプ先までの相対
距離を保持するレジスタもある。

第２図は本発明の第２の実施例を示すブロック図である
。同図においてプログラムメモリ１ａとしてＦＩＦＯ（
先入れ先出しメモリ）を用いている。アクセスコントロ
ール２ａからＦＩＦＯの出力クロックＲＣＫと書込みク
ロックＷＣＫを交互に与えることによりメモリの巡回ア
クセスと等価な動作を得ている。

〔発明の効果〕

以上のように本発明は識別子をホストマシンに対応させ
てプログラムの書換え、実行を行なっており、特に複雑
なハードウェアを使わずにメモリ管理ができる。識別子
を４ビツトで表わすとすると１語３２ビツトの命令に対
し１２．５％の、メモリ増加２１語１６ビツ１−の命令
に対し２５％のメモリ増加となるが、従来のベー・ジン
グ機消を用いない方法では通常の３〜５倍のメモリを必
要としていたので大幅な削減効果がある。

また、プログラムメモリが物理的アドレス順に巡回アク
セスされるので、ダイナミックメモリを用いた場合でも
リフレッシュ回路を必要としない利点がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第２の実施例のブロック図である。 １・・・プログラムメモリ、２・・・アクセスコントロ
ール、３・・・比較・判定回路、４・・・セレクタ、５
・・・プログラムロードコントローラ、６・・・入力ラ
ッチ、７・・・インストラクションデコーダ、８・・・
ＩＤデコーダ、１１・・・レジスタバンク、１３・・・
ネットワークインターフェース、１４・・・読取りラッ
チ、１５・・・出力バッファ、１６・・・バイナリカウ
ンタ、１７・・・フリップフロップ、１８・・・アドレ
ス検出。

Claims (1)

【特許請求の範囲】
1. プログラムを格納するメモリの一定範囲のアドレスを一
   定周期で巡回指定する手段と、前記手段により指定され
   たある番地の第１の内容を読み取つて第２の内容に書換
   える手段と、前記第１の内容の内の複数ビットで示され
   る識別子と外部より与えられる第３の内容の内の識別子
   とを比較した結果および前記第３の内容の識別子以外の
   部分で指示された条件により前記第１の内容または前記
   第３の内容または無効内容のいずれかを前記第２の内容
   として選択する手段とを有することを特徴とするプログ
   ラマブルコントローラ。