JPS63237143A - プログラマブルコントロ−ラ - Google Patents
プログラマブルコントロ−ラInfo
- Publication number
- JPS63237143A JPS63237143A JP62072005A JP7200587A JPS63237143A JP S63237143 A JPS63237143 A JP S63237143A JP 62072005 A JP62072005 A JP 62072005A JP 7200587 A JP7200587 A JP 7200587A JP S63237143 A JPS63237143 A JP S63237143A
- Authority
- JP
- Japan
- Prior art keywords
- content
- identifier
- memory
- program
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
- Programmable Controllers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本°発明はプログラマブルコントローラ、特番こ複数の
ホストマシンからそれぞれ独立にプログラムの書換えを
要求されるプログラマブルコントローラに関する。
ホストマシンからそれぞれ独立にプログラムの書換えを
要求されるプログラマブルコントローラに関する。
従来、この種のコントローラは汎用コンピュータの技術
であるベージング機構を用いて構成されていた。すなわ
ち、プログラムを一定の小区分(ページ)単位に切って
ページ単位で物理メモリに割当て、実行時に論理アドレ
スを物理アドレスへ変換する方法である。この方法はペ
ージを物理アドレスに割当てる場合にページ間の順序や
物理的連続性を気にしなくて良いので、多数のプログラ
ムを独立のタイミングで追加、削除しても隙間が使えな
くなるということはない。
であるベージング機構を用いて構成されていた。すなわ
ち、プログラムを一定の小区分(ページ)単位に切って
ページ単位で物理メモリに割当て、実行時に論理アドレ
スを物理アドレスへ変換する方法である。この方法はペ
ージを物理アドレスに割当てる場合にページ間の順序や
物理的連続性を気にしなくて良いので、多数のプログラ
ムを独立のタイミングで追加、削除しても隙間が使えな
くなるということはない。
しかしながら上述のベージング機構はアドレス変換の部
分のハードウェア量が多く、装置価格が高価になるとい
う欠点がある。また、最近は半導体メモリが安くなった
ので、実際必要なメモリ量の3〜5倍のメモリを実装し
てベージングを行なわない方式もでてきた。したがって
余分のメモリをつけているので価格が高くなるという欠
点がある。
分のハードウェア量が多く、装置価格が高価になるとい
う欠点がある。また、最近は半導体メモリが安くなった
ので、実際必要なメモリ量の3〜5倍のメモリを実装し
てベージングを行なわない方式もでてきた。したがって
余分のメモリをつけているので価格が高くなるという欠
点がある。
本発明のプログラマブルコントローラは、プログラムを
格納するメモリの一定範囲のアドレスを一定周期で巡回
指定する手段と、前記手段により指定されたある番地の
第1の内容を読み取って第2の内容に書換える手段と、
前記第1の内容の内の複数ビットで示される識別子と外
部より与えられる第3の内容の内の識別子とを比較[7
た結果および前記第3の内容の識別子以外の部分で指示
された条件により前記第1の内容または前記第3の内容
または無効内容のいずれかを前記第2の内容として選択
する手段とを有して構成される。
格納するメモリの一定範囲のアドレスを一定周期で巡回
指定する手段と、前記手段により指定されたある番地の
第1の内容を読み取って第2の内容に書換える手段と、
前記第1の内容の内の複数ビットで示される識別子と外
部より与えられる第3の内容の内の識別子とを比較[7
た結果および前記第3の内容の識別子以外の部分で指示
された条件により前記第1の内容または前記第3の内容
または無効内容のいずれかを前記第2の内容として選択
する手段とを有して構成される。
第1図は本発明の第1の実施例を示すブロック図である
。同図においてプログラムコントローラはアクセスコン
トロール2かへバイナリカウンタ16にクロックを与え
てアドレスを順次増加し、このアドレスが一定値に達す
るとアドレス検出18が動作し、フリップフロップ17
を経由してバイナリカウンタ16にリセットをがける0
以上の動作によりプログラムメモリ1に巡回アドレスが
与えられる。また、アクセスコントロール2はプログラ
ムメモリ1にチップセレクト信号(で−r)、リード信
号(丁T)を与えて内容を読み出し読取ラッチ14に記
録する。さらに出力バッファ15の内容をプログラムメ
モリ1に書込むためにアクセスコントロール2よりチッ
プセレクト信号(−r)、ライト信号(T「)を出す。
。同図においてプログラムコントローラはアクセスコン
トロール2かへバイナリカウンタ16にクロックを与え
てアドレスを順次増加し、このアドレスが一定値に達す
るとアドレス検出18が動作し、フリップフロップ17
を経由してバイナリカウンタ16にリセットをがける0
以上の動作によりプログラムメモリ1に巡回アドレスが
与えられる。また、アクセスコントロール2はプログラ
ムメモリ1にチップセレクト信号(で−r)、リード信
号(丁T)を与えて内容を読み出し読取ラッチ14に記
録する。さらに出力バッファ15の内容をプログラムメ
モリ1に書込むためにアクセスコントロール2よりチッ
プセレクト信号(−r)、ライト信号(T「)を出す。
一方、ホスト・マシンから供給されるプログラムはネッ
トワークインターフェース13を経由してプログラムロ
ードコントローラ5の制御のもとに入力ラッチ6に記録
する。入力ラッチ6と読取りラッチ14の出力は比較・
判定回路3で判定され、この結果をセレクタ4に与える
。セレクタ4では読取りラッチ14の出力または入力ラ
ッチ6の出力または無効データのいずれかを選んで出力
する。
トワークインターフェース13を経由してプログラムロ
ードコントローラ5の制御のもとに入力ラッチ6に記録
する。入力ラッチ6と読取りラッチ14の出力は比較・
判定回路3で判定され、この結果をセレクタ4に与える
。セレクタ4では読取りラッチ14の出力または入力ラ
ッチ6の出力または無効データのいずれかを選んで出力
する。
この選択の条件として“読取りラッチ14の内の識別子
が無効データであるかあるいは入力ラッチ6の内の識別
子と一致したら入力ラッチ6の内容を出力する”として
おく、!Il別子でホストマシンの区別をしておけば、
複数のホストマシンからの書換えが他のホストマシンの
プログラムに影響せずに行なえる。
が無効データであるかあるいは入力ラッチ6の内の識別
子と一致したら入力ラッチ6の内容を出力する”として
おく、!Il別子でホストマシンの区別をしておけば、
複数のホストマシンからの書換えが他のホストマシンの
プログラムに影響せずに行なえる。
次にセレクタ4の出力のうち、命令の部分はインストラ
クションデコーダ7に入って解釈・実行される。セレク
タ4の出力のうち、識別子の部分はIDデコーダ8に入
ってレジスタバンク11の選択を行なう、今、ホストマ
シンを最大15台とすればレジスタバンク11(こは1
5組のレジスタセットが必要となる。レジスタセットの
中にはアキュムレータ、プログラムステータスワードの
他にジャンプ先のラベルもしくはジャンプ先までの相対
距離を保持するレジスタもある。
クションデコーダ7に入って解釈・実行される。セレク
タ4の出力のうち、識別子の部分はIDデコーダ8に入
ってレジスタバンク11の選択を行なう、今、ホストマ
シンを最大15台とすればレジスタバンク11(こは1
5組のレジスタセットが必要となる。レジスタセットの
中にはアキュムレータ、プログラムステータスワードの
他にジャンプ先のラベルもしくはジャンプ先までの相対
距離を保持するレジスタもある。
第2図は本発明の第2の実施例を示すブロック図である
。同図においてプログラムメモリ1aとしてFIFO(
先入れ先出しメモリ)を用いている。アクセスコントロ
ール2aからFIFOの出力クロックRCKと書込みク
ロックWCKを交互に与えることによりメモリの巡回ア
クセスと等価な動作を得ている。
。同図においてプログラムメモリ1aとしてFIFO(
先入れ先出しメモリ)を用いている。アクセスコントロ
ール2aからFIFOの出力クロックRCKと書込みク
ロックWCKを交互に与えることによりメモリの巡回ア
クセスと等価な動作を得ている。
以上のように本発明は識別子をホストマシンに対応させ
てプログラムの書換え、実行を行なっており、特に複雑
なハードウェアを使わずにメモリ管理ができる。識別子
を4ビツトで表わすとすると1語32ビツトの命令に対
し12.5%の、メモリ増加21語16ビツ1−の命令
に対し25%のメモリ増加となるが、従来のベー・ジン
グ機消を用いない方法では通常の3〜5倍のメモリを必
要としていたので大幅な削減効果がある。
てプログラムの書換え、実行を行なっており、特に複雑
なハードウェアを使わずにメモリ管理ができる。識別子
を4ビツトで表わすとすると1語32ビツトの命令に対
し12.5%の、メモリ増加21語16ビツ1−の命令
に対し25%のメモリ増加となるが、従来のベー・ジン
グ機消を用いない方法では通常の3〜5倍のメモリを必
要としていたので大幅な削減効果がある。
また、プログラムメモリが物理的アドレス順に巡回アク
セスされるので、ダイナミックメモリを用いた場合でも
リフレッシュ回路を必要としない利点がある。
セスされるので、ダイナミックメモリを用いた場合でも
リフレッシュ回路を必要としない利点がある。
第1図は本発明の第1の実施例のブロック図、第2図は
第2の実施例のブロック図である。 1・・・プログラムメモリ、2・・・アクセスコントロ
ール、3・・・比較・判定回路、4・・・セレクタ、5
・・・プログラムロードコントローラ、6・・・入力ラ
ッチ、7・・・インストラクションデコーダ、8・・・
IDデコーダ、11・・・レジスタバンク、13・・・
ネットワークインターフェース、14・・・読取りラッ
チ、15・・・出力バッファ、16・・・バイナリカウ
ンタ、17・・・フリップフロップ、18・・・アドレ
ス検出。
第2の実施例のブロック図である。 1・・・プログラムメモリ、2・・・アクセスコントロ
ール、3・・・比較・判定回路、4・・・セレクタ、5
・・・プログラムロードコントローラ、6・・・入力ラ
ッチ、7・・・インストラクションデコーダ、8・・・
IDデコーダ、11・・・レジスタバンク、13・・・
ネットワークインターフェース、14・・・読取りラッ
チ、15・・・出力バッファ、16・・・バイナリカウ
ンタ、17・・・フリップフロップ、18・・・アドレ
ス検出。
Claims (1)
- プログラムを格納するメモリの一定範囲のアドレスを一
定周期で巡回指定する手段と、前記手段により指定され
たある番地の第1の内容を読み取つて第2の内容に書換
える手段と、前記第1の内容の内の複数ビットで示され
る識別子と外部より与えられる第3の内容の内の識別子
とを比較した結果および前記第3の内容の識別子以外の
部分で指示された条件により前記第1の内容または前記
第3の内容または無効内容のいずれかを前記第2の内容
として選択する手段とを有することを特徴とするプログ
ラマブルコントローラ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62072005A JPS63237143A (ja) | 1987-03-25 | 1987-03-25 | プログラマブルコントロ−ラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62072005A JPS63237143A (ja) | 1987-03-25 | 1987-03-25 | プログラマブルコントロ−ラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63237143A true JPS63237143A (ja) | 1988-10-03 |
Family
ID=13476867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62072005A Pending JPS63237143A (ja) | 1987-03-25 | 1987-03-25 | プログラマブルコントロ−ラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63237143A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005292863A (ja) * | 2003-03-10 | 2005-10-20 | Samsung Electronics Co Ltd | 電子装置をプログラムする方法及び回路並びにデータ構造 |
US9378717B2 (en) | 2012-05-21 | 2016-06-28 | Peter Sui Lun Fong | Synchronized multiple device audio playback and interaction |
-
1987
- 1987-03-25 JP JP62072005A patent/JPS63237143A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005292863A (ja) * | 2003-03-10 | 2005-10-20 | Samsung Electronics Co Ltd | 電子装置をプログラムする方法及び回路並びにデータ構造 |
US7831740B2 (en) | 2003-03-10 | 2010-11-09 | Samsung Electronics Co., Ltd. | Method and circuit for programming electronic devices |
US9378717B2 (en) | 2012-05-21 | 2016-06-28 | Peter Sui Lun Fong | Synchronized multiple device audio playback and interaction |
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