JPS63129432A

JPS63129432A - プログラム・アドレス・トレ−ス装置

Info

Publication number: JPS63129432A
Application number: JP61277123A
Authority: JP
Inventors: Kazuhide Kawada; 河田　和秀
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-11-19
Filing date: 1986-11-19
Publication date: 1988-06-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、コンピュータ等の実行した命令が格納されて
いるメモリのアドレスを記録するプログラム・アドレス
・トレース装置、所謂「トレーサー」に関する。

〔従来の技術〕

従来、この種のプログラム・アドレス・トレース装置で
は、実行したずべての命令のアドレスか、または時前に
設定された条件が満足された場合のみ、実行した命令の
アドレスを記録するという方法が採用されていた。

（発明が解決しようとする問題点］前者の方法は、プログラムの実行を中断した場合、アド
レスを記録するトレース・メモリの容析に比例したステ
ップ数だけの命令実行の軌跡が記録できるという利点は
あるが、長時間の軌跡を記録する必要がある場合比較的
大量のメモリを必要とする欠点がある。

また、後者の方法は、前者に較べてメモリの容量は少な
くてすむものの、設定した条件にならなかった場合、全
くトレースを行えないという欠点がある。

本発明の目的は、実行した実質的にすべての命令のアド
レスをトレースすることができ、かつメモリ容量が従来
よりも少なくて済むプログラム・アドレス・トレース装
置を提供することである。

〔問題点を解決するための手段〕

本発明のプログラム・アドレス・トレース装置は、コン
ピュータ分岐命令を実行したことを検出する分岐命令検
出手段と、該分岐命令検出手段からの出力信号により、
分岐命令実行サイクルと、それに続く命令サイクルの間
トレース許可信号を出力するトレース許可信号発生手段
と、該トレース許可信号が出力されている期間に該コン
ピュータの命令実行に同期してその内容が更新されるト
レース・メモリ・アドレス・カウンタと、該トレース・
メモリ・アドレス・カウンタの出力で指定されたアドレ
スに該コンピュータが実行した命令が格納されているメ
モリのアドレスと、該分岐命令検出手段の出力の両方が
該トレース許可信号が出力されている間に命令に同期し
たクロックで書込まれるトレース・メモリを有する。

すなわち、本発明は、プログラムの流れを変える分岐命
令が実行された場合に、その分岐命令が格納されている
メモリのアドレスと、イれに続いて実行された分岐先の
アドレスを記録するとともに、記録されたアドレスが分
岐命令を格納していたアドレスか否かの情報も同時に記
録し、その他のプログラムの流れを変えない命令が実行
された時にはそれらのアドレスは記録しないようにした
ものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のプログラム・アドレス・トレース装置
の一実施例のブロック図、第２図′はその゛タイミング
チャートである。

命令デコーダ１２はコンピュータの命令バス１３上の命
令コードをデコードし、その命令が分岐命令であった場
合、出力９に“１”を出力する。

フリップ・７０ツブ１１は出力９の信号をタイミング信
号１４の立ち上りエツジで遅延させ、出力１０に出力す
る。オアゲート７は、出力９と出力１０の論理和を取り
出力８を得るためのものである。アンドゲート５は出力
８が“１”の期間にタイミング信号６のパルスを出力４
に通過させる。

トレース・メモリ・アドレス・カウンタ２は出力４の立
ち上りエツジでその内容が＋１されるアップカウンタで
、リセット信号１６が入力されるとその内容を初期化す
る。トレース・メモリ１には出力４の立ち上りエツジで
出力１０およびプログラム・アドレス・バス１５の内容
がトレース・メモリ・アドレス・カウンタ２の出力３で
指定されるアドレスに書込まれる。

次に、本実施例の具体的動作について第２図により説明
する。

コンピュータ等によって分岐命令が実行されると、命令
デコーダ１２の出力はＩＩ　１　ＩＩとなり、これによ
り出力８に“１″が出力される。このため、タイミング
信号６が“１″になると、その“１″の期間だけ出力４
にも１゛′が出ツノされる。この出力４の立ち上りエツ
ジでトレース・メモリ・アドレス・カウンタ２の内容は
更新され″“Ｋ　１１になり、その内容が出力３に出力
される。タイミング信号６が１１１１＋から“０”へ変
化する立ち下りエツジで、トレース・メモリ１には出力
３で指定されるアドレスＫにその分岐命令が格納されて
いるメモリのアドレスがプログラム・アドレス・バス１
５を介して上位のビットに書込まれ、それと同時に出力
１０の内容もトレース・メモリ１の最下位ビットに書込
まれる。しかし、この時は、まだタイミング信号１４が
立ち上っていないので出力１０は“０″である。次に、
タイミング信号１４が立ち上るため出力１０には“１′
′が出力され、次の命令実行サイクル■に入る。

この分岐命令に続く命令実行サイクル■でも出力１０に
“１″が出力されているため出力４は１１１　＋１とな
り、分岐命令実行サイクルエと同様の動作が実行される
。つまり、トレース・メモリ１には、更新されたトレー
ス・メモリ・アドレス・カウンタ２の内容である“Ｋ＋
１”で指定されるアドレスにプログラム・メモリ・アド
レスＢが上位ビットに書込まれ、最下位ビットには出力
１０の内容が書込まれる。この時、出力１０には１１ｎ
が出力されている。

いま、命令実行サイクル■に実行された命令が分岐命令
でないとすると、その次の命令実行サイクル■では、出
力９および出力１０には“Ｏ１１が出力されるため、ト
レース・メモリ１に対しては書込み動作は行われず、ま
た、トレース・メモリ・アドレス・カウンタ２の内容も
更新されることはない。つまり、第２図のタイミングで
動作すると、トレース・メモリ１には、分岐命令とそれ
に続いて実行された命令が格納されているメモリのアド
レスだけが記録されることになる。表１は上記の説明で
トレース・メモリ１のアドレスにおよび（Ｋ＋１）に書
込まれたデータの内容を示している。

表１いままでの説明から明らかなように第１図に示す実施例
では、トレース・メモリ１の上位のビットには分岐命令
が格納されているメモリのアドレスと、それに続いて実
行された命令の格納されているメモリのアドレスが記録
され、かつ、最下位ビットにはその上位に記録されたア
ドレスが分岐命令のものなのか、それとも分岐先のもの
なのかを示す情報が記録さ札る。つまり、最下位ビット
が′０″の場合は分岐命令のアドレスを示し、ＩＩ　１
１１の場合は分岐先のアドレスを示す。また、たとえば
Ｃ番地の分岐命令によりＤ番地に分岐した先がまた分岐
命令であったというようなｉ合一は２回目の分岐命令に
対応するトレース・メモリ１の最下位ビットにはパ１”
が書込まれる。この場合は、２回目の分岐命令の分岐先
のＥ番地の命令のアドレスも記録され、その時のトレー
ス・メモリ１の最下位ビットは“１″となる。表２はこ
の様子をトレース・メモリ１のＰ番地からトレースした
時のトレース・メモリ１の内容を示している。

表２において、もしＥ番地の命令が分岐命令でない場合
は、そこでトレースは一旦中断されるが、もしＥ番地が
゛分岐命令であった場合は、分岐命令でない命令が実行
されるまでトレースは続けられる。

次に、このトレース・メモリ１の内容を読出して、実行
されたアドレスを生成する方法を示す。

なお、第１図の実施例ではトレース・メモリ１の内容を
読出す手段は明示してはいないが、これはマイクロコン
ビ１−夕等を使用する公知の方法で実現することができ
る。いま、表３に示される内容が読出され場合を例にと
り説明する。

表　　　　３表３で、もし対象となるコンピュータが０番地より命令
を実行したとすると、コンピュータの命令実行は、以下
のように行われたと判断できる。即ち、Ｏ番地ら２０番
地までは連続的に命令が実行され、２０番地の分岐命令
で１００番地に分岐し、１００番地から１５０番地まで
は連続的に命令が実行された。１５０番地の分岐命令で
２００番地に分岐したところ２００番地も分岐命令であ
り、この２００番地の分岐命令により２０３番地に分岐
された・・・０つより、トレース・メモリ１の最下位ビ
ットが“１″であるような上位ビットのメモリの番地の
命令から最下位ビットがｔ　Ｏｎであるような上位ビッ
トのメモリの番地までは命令は連続的に実行されたと判
断し、最下位ビットが０″から１″または１”から“１
′′の期間は分岐′　命令によって飛び越されたと判断
するのである。

第３図は本発明の伯の実施例のブロック図、第４図はそ
のタイミングチせ一トである。この中で第１図と本質的
に同一機能を有するブロックに対しては同一・番号を付
して説明を省略する。

割り込み受付は信号１８は、命令デコーダ１２の出力９
とオアゲート１７により論理和がとられ、どちらか一方
が“１″の場合、出力１９に１″が出力される。つまり
、本実施例では分岐命令の他に割り込みという動作も分
岐命令の一種とみなしている。

次に、本実施例の具体的動作について第４図により説明
する。この第４図では命令実行サイクルＩの命令は分岐
命令以外の命令が想定されている。

しかし、このサイクル中に割り込み受は付は信号１８が
出力されているため、トレース・メモリ１には出力１０
（この場合１１０　ＩＩ　＞とプログラム・アドレス・
バス１５上のアドレスＡが書込まれる。

また、命令サイクル■では割り込みによって分岐した先
の命令が実行されるが、この時フリップ・フロップには
１″が書込まれているため、分岐先のアドレスＢと出力
１０（この場合“１″）がトレース・メモリ１に寝込ま
れる。なお、分岐命令が実行された場合は命令デコーダ
１２の出力９が１″となり第１図の実施例と全く同一の
動作を行う。つまり、本実施例では分岐命令が実行さ礼
た場合でも割り込みが受付けられたｉ゛合でもトレース
・メモリ１にその番地が記録される。

（発明の効果）以上説明したように本発明は、分岐命令、また割り込み
受付けといった命令実行の流れを変える処理が行われた
場合のみその分岐元のアドレスと分岐先のアドレスのみ
をトレース・メモリに書込むことにより、少ないトレー
ス・メモリ容量で従来と比較して長時間のプログラム実
行の軌跡をとることができるという大きな効果があり、
また、トレース・メモリ中に記録されたアドレスが分岐
元のものか、分岐先のものかを示すビットを設けること
により、分岐動作が連続した場合でも容易にプログラム
の流れを追跡することが可能となる効果がある。

【図面の簡単な説明】

第１図は本発明のプログラム・アドレス・トレース装δ
の第１の実施例のブロック図、第２図は第１図の実施例
のタイミングチャート、第３図は本発明の第２の実施例
のブロック図、第４図は第３図の実施例のタイミングチ
ャートである。１・・・トレース・メモリ、２・・・トレース・メ（す
・アドレス・カウンタ、５・・・アンドゲート、６゜１
４・・・タイミング信号、７，１７・・・オアゲート、
１１・・・フリップ・フロップ、１２・・・命令デコー
ダ、１３・・・命令バス、１５・・・プログラム・アド
レス・バス、１６・・・リセット信号、１８・・・割り
込み受付は信号。

Claims

【特許請求の範囲】１、コンピュータが分岐命令を実行したことを検出する
分岐命令検出手段と、該分岐命令検出手段からの出力信号により、分岐命令実
行サイクルと、それに続く命令サイクルの間、トレース
許可信号を出力するトレース許可信号発生手段と、該トレース許可信号が出力されている期間に該コンピュ
ータの命令実行に同期してその内容が更新されるトレー
ス・メモリ・アドレス・カウンタと、該トレース・メモリ・アドレス・カウンタの出力で指定
されたアドレスに、該コンピュータが実行した命令が格
納されているメモリのアドレスと、該分岐命令検出手段
の出力の両方が該トレース許可信号が出力されている間
に命令に同期したクロックで書込まれるトレース・メモ
リを有するプログラム・アドレス・トレース装置。２、前記分岐命令検出手段は、割り込み受付け信号をも
分岐命令とみなして検出する特許請求の範囲第１項記載
のプログラム・アドレス・トレース装置。