SU1160409A1

SU1160409A1 - Устройство дл адресации пам ти

Info

Publication number: SU1160409A1
Application number: SU843689515A
Authority: SU
Inventors: Олег Игоревич Николайчук
Priority date: 1984-01-11
Filing date: 1984-01-11
Publication date: 1985-06-07

Abstract

УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ ПАМЯТИ, содержащее дешифратор адреса и первый регистр, причем вход дешифратора адреса подключен к адресному входу устройства, выход дешифратора адреса подключен к входу выборки первого регистра, информационньпЧ вход которого подключен к информационному входу устройства, синхровход первого регистра подключен к входу записи ввода-вывода устройства, отличающеес тем, что, с целью расширени области применени за счет увеличени объема адресуемой пам ти при ограниченном количестве адресных разр дов, оно содержит второй регистр , дешифратор команд, элемент ИЛИ, два элемента И, элемент задержки , триггер и коммутатор, причем выход первого регистра подключен к информационному входу второго регистра, входы сброса и записи которого подключены соответственно к входу сброса устройства и выходу первого элемента И, выход второго регистра подключен к адресному входу коммутатора, информационный вход которого подключен к входу задани режима работы устройства, /f -и выход коммутатора подключен к 1-му выходу з адани режима работы устройства ( 1, N где ц - коли (Л чество адресуемых блоков пам ти), вход дешифратора команд подключен к входу кода операции устройства, выходы дешифратора команд подключены к входам элемента ИЛИ, выход которого подключен к первому входу второго элемента И, второй вход которого подключен к входу начала цикла устройства, выход второго эле05 мьнта И подключен к синхровходу . о триггера, выход которого через элемент задержки подключен к первому входу первого элемента И, второй - вход которого подключен к входу на чала цикла устройства, выход первого элемента И подключен к входу установки О триггера.

Description

1 1

Изобретение относитс к вычислительной технике и может быть использовано при создании микропроцессорных систем с больш:им объемом пам ти .

Известно устройство, содержащее куб пам ти- (объем пам ти, ограниченный разр дностью адресной шины микропроцессора, т.е. дл КР580ИК80А 64 Кбайт) и магистраль микро-ЭВМ,шины адреса и данных которой, а также сигналы Запись, Чтение и Вьщача шины управлени соединены с cooтвeтcтвyюшJiми входами куба пам ти D3Основным недостатком устройства вл етс ограниченньй объем адресуемой пам ти.

Известно устройств), содержащее дешифратор адреса и регистр,причем вход дешифратора адреса подключен к адресному входу устройства,выход дешифратора адреса подключен к входу выборки регистра, информационньй вход которого подключен к информационному входу устройства, управл ющий вход регистра подключен к входу записи ввода-вьгоода устройства 2j .

Недостатком известного устройства вл етс невозможность использовани стандартных команд CALL или JM3 дл перехода к адресам, расположенным в кубах пам ти, отличных от нулевого , и стандартной команды RETURN дл возврата в нулевой куб.

Цель изобретени - расширение области применени за счет увеличени объема ад,ресуемой пам ти при ограниченном количестве адресных разр дов.

Поставленна цель достигаетс тем, что в устройство дл адресации пам ти, содержащее дешифратор адре- ; са и первьй регистр, причем вход дешифратора адреса подключен к адресному входу устройства, выход дешифратора адреса подключен к входу выборки первого регистра, информационный вход которого подключен к информационному входу устройства, синхровход первого регистра подключен к входу записи ввода-вывода устройства,, введены второй регистр, дешифратор команд, элемент ИЛИ, два элемента И, элемент задержки, триггер и коммутатор,причем выход

604092

первого регистра подключен к информационному входу второго регистра , входы сброса и записи которого подключены соответственно 5 к входу сброса устройства и выходу первого элемента И, выход второго регистра подключен к адресному входу коммутатора, информационный .вход которого подключен к входу заO Дани режима работы устройства, « -йвыход ко1Ф1утатора подключен к i -му выходу задани режима работы устройства (, N, где N - количество адресуемых блоков пам ти), вход

5 дешифратора команд подключен к входу кода операции устройства, выходы дешифратора команд подключены к входам элемента ИЛИ, выход которого подключен к первому входу второго элемента И, второй вход которого подключен к входу йачала цикла устройства, выход второго элемента И подключен к синхровходу триггера , выход которого через элемент

5 задержки подключен к первому входу . первого элемента И, второй вход которого подключен к входу начала цикла устройства, выход первого элемента И подкл}очен к входу устаногки в о триггера.

На чертеже представлена схема устройства дл адресации пам ти.

Устройство содержит коммутатор 1, дешифратор 2 адреса, регистры 3 и 4, выход 5 дешифратора адреса, дешифратор 6 команд, элемент ИЛИ 7, элементы И 8 и 9, триггер 10 и элемент 11 задержки.

Устройство работает следуюпртм образом.

Предположим, что 1 -и выход коммутатора 1 подключен к входу управлени i -го куба пам ти, адресный вход которого подключен к входу адреса устройства.

При включении питани микро-ЭВМ (или при начальной установке в процессе работы) S задающем генераторе микро-ЭВМ вырабатьтаетс сигнал Сброс, устанавливающий адресньй вход в нулевое состо ние и сбрасываюш й в нулевое состо ние регистр 4, нулевой код с выхода которого поступает на вход коммутатора 1 и приводит к коммутации сигналов управлени на вход нулевого куба пам ти.

3

Переход из куба в куб мохсет осуществл тьс по командам: JMP ADDR - безусловньй переход на адрес ADDR, CALL ADDR - переход на подпрограмму с адреса ADDR, RET возврат из подпрограммы.

В таблице приведен фрагмент программы перехода из куба О в куб N и обратно.

Дл перехода из куба О в куб N необходимо в основной программе записать в аккумул тор микропроцессора код N и по команде OVT записать содержимое аккумул тора в регистр 3 с адресом Z.

По адресу программы ХХ40 записываетс в аккумул тор код куба пам ти N (команда fVI), к которому необходимо произвести переход. По следующему адресу ХХ42 записана команда OUT Z, при этом в первом машинном цикле микропроцессор читае команду, во втором - адрес, а в третьем вьщает на адресный вход уст ройства адрес Z, на информационный вход код N, а на вход записи ввода-вывода сигнал Запись В/В, при этом дешифратор 2 адреса вьщает на выходе 5 логическую 1, подаваемзто на управл ющий вход регистра 3, который по приходу сигнала записи ЗАПИСЬ В/В записывает код N с информационного входа, т.е. на его выходе по влйетс код N.

При вьтолнении следующей команды CALL ADBR в первом машинном цикле микропроцессор считывает с информационного входа код команды CALL, этот же код дешифрируетс дешифратором 6 команд, который вьщает логическую l на одном из входов,через элемент ИЛИ 7 поступаюй по на первьй вход первого элемента И 8, стробиру сигнал первого цикла команды . Дешифратор команд вьдает логическую 1 на первом выходе в случае по влени на его входе кодов команд перехода (JMP) , на втоП409 , 4

ром - ,(CALL), на третьем - 09ie

(RET). Элемент И 3 необходим дл того, чтобы отличить коды команд перехода от данных, могущих иметь 5 тот же код (команды сопровождаютс сигналом Ml) . Положительны импульг на выходе первого элемента И 8 по заднему фронту устанавливает триггер 10 в единичное состо ние, положительный перепад через врем ,

обусловленное элементом 11 задержки, по вл етс на первом входе второго элемента И 9. Врем задержки элемента 11 подобрано так, что не i.pof5 исходит совпадени положительных уровней на выходе элемента 11 задержки и сигнала Ml команды, во врем которой произошло переключение (в нашем случае команды CALL).

20 Далее микропроцессор выполн ет действи , предписанные командой CALL.

При приходе любой следующей команды сигнал первого машинного цикла Ml проходит через элемент И

25 9 и по переднему фронту импульса на выходе элемента И 9 происходит запись кода N с выхода регистра 3 в регистр 4, а также сброс триггера 10. В это же врем код N поступает на вход коммутатора 1 и, следовательно , сигналы управлени пам тью подключаютс к кубу пам ти N.

Процесс возврата в исходный

5 куб пам ти происходит аналогично. По адресу УУ40 (условно) записываетс код первоначального куба пам ти О в аккумул тор, по адресу УУ42 это значение .записываетс в регистр

0 ; 3, и по команде RET происходит воэi врат в куб О пам ти по команде, записанной по адресу ХХ47, после чего микропроцессор вьтолн ет основную исходную программу.

5 Таким образсм, име в регистрах 9 по восемь разр дов, можно обеспечить расширение адресного пространства до 256 кубов пам ти, т.е. 16 Мбайт.

51160А09

I

Куб j Мнемокод I Операнд

Адрес,

о

хххх

Комментарии

Основна программа

ХХ40

MVI A,N

ХХ42

OVT

ХХ44

О

CALT.

ADDR

N

MVI

N

OVT

N О

Адреса условные

Ьх

-LL

J-L

л о. . о. .1 о.

Код куба пам ти N заноситс в аккумул тор

Содержимое аккумул тора записываетс в регистр 3 с адресом Z

DDR

Переход в куб N с адресом ADDR

Выполнение подпрограммы

О

Код исходного куба О заноситс в аккумул тор

Код заноситс в регистр 3

Возврат в куб О

Основна программа

Claims

(57.) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ ПАМЯТИ, содержащее дешифратор адреса и первый регистр, причем вход дешифратора адреса подключен к адресному входу устройства, выход дешифратора адреса подключен к входу выборки первого регистра, информационный вход которого подключен к информационному входу устройства, синхровход первого регистра подключен к входу записи ввода-вывода устройства, отличающееся тем, что, с целью расширения области применения за счет увеличения объема адресуемой памяти при ограниченном количестве адресных разрядов, оно содержит второй регистр, дешифратор команд, элемент ПЛИ, два элемента И, элемент задержки, триггер и коммутатор, причем выход первого регистра подключен к информационному входу второго регистра, входы сброса и записи ко торого подключены соответственно к входу сброса устройства и выходу первого элемента И, выход второ го регистра подключен к адресному входу коммутатора, информационный вход которого подключен к входу задания режима работы устройства, 4-й выход коммутатора подключен к •f-му выходу задания режима работы устройства (ι=1, N где а - количество адресуемых блоков памяти), вход дешифратора команд подключен к входу кода операции устройства, выходы дешифратора команд подключены к входам элемента ИЛИ, выход которого подключен к первому входу второго элемента И, второй вход которого подключен к входу начала цикла устройства, выход второго элемента И подключен к синхровходу . триггера, выход которого через элемент задержки подключен к первому входу первого элемента И, второй вход которого подключен к входу на-¹чала цикла устройства, выход первого элемента И подключен к входу установки 0 триггера.