SU1282139A1 - Устройство дл отладки программно-аппаратных блоков - Google Patents

Abstract

Изобретение относитс  к оЬла стй вычислительной техники и может быть использовано при создании микроЭВМ, микроконтроллеров и других устройств на основе микропроцессоров. Целью изобретени   вл етс  повышение производительности при отладке программ. Устройство содержит коммутатор адреса , блок синхронизации, счетчики, блок пам ти переадресации, элемент 2И-Ш1И, регистр, блок пам ти- адресов, блок пам ти данных, дешифратор, бло- ки элементов И, регистр, элементы ИЛИ, блок сравнени  и блок пам ти команд . В данном изобретении ориента- ци  на конкретный микропроцессор производитс  программно, при этом за счет того, что при подключении к отлаживаемому устройству не требуетс  из последнего удал ть микропроцессор , повышаетс  производительность и достоверность отладки. 2 ил. (Л

Description

N5 00 ГчЭ

00

со

Изобретение относитс  к вычислительной технике и .может быть использовано при создании микроЭВМ, микроконтроллеров и других устройств на основе микропроцессоров.

Цель изобретени  - повышение производительности при отладке программ

На фиг. 1 и 2 представлена структурна  схема устройства дл  отладки программно-аппаратных блоков.

Устройство содержит коммутатор 1 адреса, блок 2 синхронизации, счетчик 3, блок 4 пам ти переадресации, элемент 2И-ИЛИ 5, регистр 6, блок 7 пам ти адресов, блок 8 пам ти данных , дешифратор 9, блоки элементов И 10-15, регистр 16, элемент ИЛИ 17, элемент И 18, коммутатор 19 управл ющих сигналов блоки элементов ,И 20-23, элементы ИЛИ 24 и 25, счетчик 26, блоки элементов И 27-30, элемент ИЛИ 31, блок 32 сравнени , блок 33 пам ти команд, блок элементов И 34, адресные входы-выходы 35 и 36 устройства, информационные вхо- дытвыходы 37 устройства, входы-выходы 38 синхронизации устройств.а, выход 39 синхронизации устройства, входы 40 и 41 синхронизации устройства, выход 42 синхронизации устройства, i выход 43 блока сравнени , внутренние шины 44 и 45 адреса, внутреннюю шиРассмотрим работу устройства в режиме управлени . В этом режиме работой устройства управл ет блок 2 синхронизации. Дл  обращени  к тому или иному блоку устройства отладки управл юща  микроЭВМ устанавливает на входах 56 блока 2 синхронизации адрес, логически  вл ющийс  одним из портов вывода управл ющей микррЭБМ, а на информационных входах регистра 6 - код блока, к которому производитс  обращение. При поступлении сигнала вьщачи информации, поступаю- щего на вход 57 блока синхронизации, на его выходе 60 по вл етс  сигнал записи в регистр 6, После записи кода блок синхронизации начинает подсчет сигналов начала машинных циклов управл ющей микроЭВМ (сигнал начала цикла поступает на вход 58). На седьмом цикле на вьиоде 61 блока 2 синхронизации по вл етс  сигнал вклю чени  дешифратора 9, поступающий одновременно через выход 42 синхрониза

ну 46 данных, внутреннюю шину 47 синхронизации , адресные, входы-выходы 48 35 ции на шину блокировки пам ти и-пор- и 49 устройства, информационные вхо- тов. ввода-вывода управл ющей микро- ды-выходы 50 устройства, входы-выхо- ЭВМ. При по влении сигнала включени 

0

5

Устройство дл  отладки микроЭВМ и микроконтроллеров может работать в одном из двух режимов: режиме управлени  и режиме прогона программы. В режиме управлени  управл юща  мик- роЭВМ осуществл ет обмен информацией с внутренними блоками устройства отладки , пам тью и портами ввода-вывода отлаживаемой микроЭВМ, а также ее внутренними узлами.

Рассмотрим работу устройства в режиме управлени . В этом режиме работой устройства управл ет блок 2 синхронизации. Дл  обращени  к тому или иному блоку устройства отладки управл юща  микроЭВМ устанавливает на входах 56 блока 2 синхронизации адрес, логически  вл ющийс  одним из портов вывода управл ющей микррЭБМ, а на информационных входах регистра 6 - код блока, к которому производитс  обращение. При поступлении сигнала вьщачи информации, поступаю щего на вход 57 блока синхронизации, на его выходе 60 по вл етс  сигнал записи в регистр 6, После записи кода блок синхронизации начинает подсчет сигналов начала машинных циклов управл ющей микроЭВМ (сигнал начала цикла поступает на вход 58). На . седьмом цикле на вьиоде 61 блока 2 синхронизации по вл етс  сигнал вклю- чени  дешифратора 9, поступающий одновременно через выход 42 синхрониза0

0

5 ции на шину блокировки пам ти и-пор- тов. ввода-вывода управл ющей микро- ЭВМ. При по влении сигнала включени 

ды 51 синхронизации устройства, вход 52 синхронизации устройства, выходы 53-55 синхронизации устройства, входы 56-59 блока синхронизации, выходы 60 и 61 блока синхронизации, входы 62-65 записи блока пам ти переадресации , входы 66-69 элемента 2И-ИЛИ,

40

дешифратора 9 на одном из его выходов по вл етс  сигнал обращени  к соответствующему блоку устройства.

Первый выход дешифратора 9 управл ет загрузкой информации в блок 4 пам ти переадресации. В этот блок завыход 70 элемента 2И-ШШ, выходы 71- 45 гружаетс  информаци  о состо нии

73 блока пам ти,входь 74-76 и 77-79 бло- каждого сегмента пам ти, адресуемой

ков элеме1чтов И 10 и 11 соответственно,

входы 80-82 записи регистра 16 и его

выходы 83-86} входы 87-92 коммутатора

управл ющих сигналов и его выходы 50

отлаживаемой микроЭВМ. При этом весь объем адресуемой пам ти разбиваетс  на 16 сегментов, определ емых четырьм  старшими разр дами адреса. Дл  каждого сегмента указываетс  защищен ли он (разрешено ли к нему обращение ) , находитс  ли он в отлаживаемой микроэвм, находитс  ли он в управл ющей микроЭВМ. В последнем случае указываетс  также, какой сегмент пам ти управл ющей микроЭВМ соответствует данному сегменту пам ти отлаживаемой микроЭВМ. Информаци 

93-96 и входы 97-102 блока сравнени .

Устройство работает под управлением управл ющей микроЭВМ, в качестве которой может быть использована микроэвм УВС-01, и обеспечивает отладку устройства, например, на основе микропроцессоров К580ИК80 или другого аналогичного типа.

40

дешифратора 9 на одном из его выходов по вл етс  сигнал обращени  к соответствующему блоку устройства.

каждого сегмента пам ти, адресуемой

0

5

отлаживаемой микроЭВМ. При этом весь объем адресуемой пам ти разбиваетс  на 16 сегментов, определ емых четырьм  старшими разр дами адреса. Дл  каждого сегмента указываетс  защищен ли он (разрешено ли к нему обращение ) , находитс  ли он в отлаживаемой микроэвм, находитс  ли он в управл ющей микроЭВМ. В последнем случае указываетс  также, какой сегмент пам ти управл ющей микроЭВМ соответствует данному сегменту пам ти отлаживаемой микроЭВМ. Информаци 

312

записываетс  в блок пам ти переадресации через входную шину данных. Адрес, по которому записываетс  эта информаци , определ етс  адресом на четырех старших адресных шинах управл ющей микроЭВМ, поступающим через коммутатор 1 на адресные входы блока 4 пам ти переадресации. Запись в блок производитс  при подаче на вход 63 сигнала выдачи инфор- нации.

Третий выход дешифратора 9 управл ет обращени ми к блоку 32 сравнени  и к регистру 16. Выбор каждого i-13 этих блоков производитс  в зависи мости от кода на трех младших адресных шинах управл ющей микроЭВМ, подключенных к входу 100 блока 32 сравнени  и входу 81 регистра 16. В блок 32 сравнени  записываютс  адреса то- чек останова прогона программы. Эти адреса записываютс  в блок сравнени  через входную шину данных, подключенную к входам 101 блока 32 сравнени . Запись производитс  при поступлении на вход 102 сигнала выдачи информации управл ющей микроЭВМ.

В регистре 16 устанавливаютс  еле дующие сигналы, управл ющие отлажи- ваемой микроэвм: Сброс (выход 83), Готов (выход 84), Захват (выход 85), Блокировка (выход 86). Назначение этих сигналов следующее: сигнал Сброс - это сигнал инициа- лизации, после поступлени  которого микропроцессор отлаживаемой микро- ЭВМ начинает обращение к нулевой  чейке пам ти. Сигнал Готов высоким уровнем разрешает работу микро- процессора отлаживаемой микроЭБМ, а низким уровнем останавливает его. При низком уровне сигнала Готов микропроцессор останавливаетс  в обращении к очередной  чейке пам ти или порту ввода-вывода и не заканчивает это обращение до тех пор, пока уровень сигнала Готов не станет высоким. Сигнал Захват отключает микропроцессор отлаживаемой микро- ЭВМ от шин отлаживаемой микроЭВМ, позвол   тем самым осуществить пр мой доступ к пам ти последней. Сигнал Блокировка запрещает обращение к пам ти и портам ввода-вывода отлаживаемой микроэвм и включает схему обращени  к регистрам микропроцессора последней. З становка этих сиг- Нсшов производитс  через входную ши15

21

5

20

- 30 35 40 45 50 55 394

ну данных, подключенную к информаци- онцым входам регистра 16, Установка производитс  при подаче на вход 82 сигнала выдачи информации управл ющей микроэвм.

Четвертый выход дешифратора 9 уп- р авл ет чтением из блоков пам ти адресов и данных. В режиме управлени  из этих блоков считываетс  информаци  о ходе выполнени  программ отлаживаемой микроэвм, записанна  в эти блоки в режиме прогона программы. Эта информаци  включает состо ни  шин отлаживаемой микроЭВМ в каждом машинном цикле. Информаци  из блока пам ти адресов считываетс  при подаче на вход 76 группы элементов И 10 кода адреса О, а информаци  из блока пам ти данных считываетс  при подаче на вход 79 группы элементов И11 кода адреса 1, .

Второй выход дешифратора 9 управл ет обращени ми к пам ти и портам ввода-вывода отлаживаемой микроЭВМ, а также обращени ми к внутренним узлам микропроцессора последней. -Дл  обращени  к пам ти отлаживаемой микроЭВМ в регистре 16 предварительно устанавливаетс  сигнал Захват, передающийс  через элементы ИЛИ 24 и 31 на соответствующую шину отлаживаемой микроэвм. При поступлении этого сигнала микропроцессор последней отключаетс  от шин и позвол ет осуществить пр мой доступ к пам ти. Дешифратор 9 вырабатывает сигнал обращени  к отлаживаемой микроЭВМ. При .этом, если производитс  запись в ее пам тиJ адресные, информационные и управл ющие сигналы управл кнцей микроЭВМ через блоки элементов И20-23, которые стробируютс  сигналами выходов 93 и 94 коммутатора 19 управл ющих сигналов, через выходные шины поступают на соответствующие шины отлаживаемой микроЭВМ. Таким образом, информаци  из управл ющей микроЭВМ записьшаетс  в пам ть отлаживаемой микроэвм. При чтении информации на пам ти отлаживаемой микроЭВМ направление передачи адресных и управл ющих сигналов остаетс  таким же, как и в режиме записи, а направление передачи информационных сигналов измен етс  на противоположное, Сигналы с информационных шин отлаживаемой микроЭВМ через блок элементов И 30 поступают на внутреннюю информационную . шину устройства отладки, а оттуда

через блок элементов И 15 они поступают в управл юпо ю микроЭВМ.

Коммутатор 19 управл ющих сигналов реализует следующие логические функции:

. Х88.Х87+Х90 Х88-ХЭ1, У94 Х90-Х88.Х87+Х90Х88- Х92, У95 Х90--Х92 Х91, .Х88 Х87+Х90 Х88.Х89 Х92.

Дл  обйена информацией с внутренними узлами микропроцессоров отлаживаемой микроэвм в регистре 16 предварительно устанавливаютс  сигналы Сброс и Блокировка, последний из которых включает блок 33 пам ти команд. После этого управл юща  мик- роЭВМ записывает в блок 33 пам ти команд программу, при помощи которой производитс , обращение к внутренним узлам микропроцессора отлаживаемой микроэвм. Адрес соответствующей  чейки , блока пам ти команд заноситс  в счетчик 26 сигналом с второго выхода дешифратора 9. Запись информации в блок -пам ти команд производитс  сигналом вьщачи информации управл ющей микроэвм через элемент ИЛИ 25.

После записи программы управл юща  микроэвм снимает сигнал Сброс в регистре 16 и микропроцессор отлаживаемой микроэвм начинает выполн ть программу, записанную в блоке пам ти команд. Считывание информации из блока пам ти команд производитс  через блок элементов И 34 сигналом приема информации отлаживаемой микроЭВМ, который поступает на второй вход блока элементов И 34 через элемент

На адресные входы блока 4 пам ти 25 переадресации поступают сигналы с четырех старших щин отлаживаемой микроэвм, определ ющие номер сегмента пам ти. Дл  каждого сегмента пам ти отлаживаемой микроЭВМ в блоке пам ти переадресации хранитс  информаци  о том, запрещен ли он но месте его расположени . Если сегмент пам ти, номер которого уста новлен, защищен, то на выходе 73 блока 4 пам ти переадресации устанавливаетс  уровень лог. 1, который через элементы ИЛИ 24 и 31 вырабатывает сигнал Захват, прекращающий выполнение программы микропроцессором отлаживаемой микроЭВМ. Если сегмент пам ти находитс  в управл ющей микроЭВН, то на выходе 72 блока пам ти переадресации устанавливаетс  уровень лог. 1, имиИЛИ 17 и элемент И 18. Адрес опраши- тирующий пр мой доступ к пам ти упваемой  чейки блока пам ти команд увеличиваетс  на 1 сигналом начала

машинного цикла отлаживаемой микро- ЭВМ, поступающим на счетный вход счетчика 26. После по влени  на третьем выходе счетчика 26 сигнала высокого уровн  через элемент ИЛИ .31 вырабатываетс   сигнал Захват дл  отлаживаемой микроЭВМ. После этого управл юща  микроЭВМ может считать из блока пам ти команд записываемое в коде выполнени  программы содержимое внутренних узлов микропроцессора отлаживаемой микроЭВМ. Чтение инфорравл ющей микроЭВМ. Код номера сегмента пам ти, к которому должно производитьс  обращение (старшие разр ды адреса), по вл етс  на выходах

50 71 блока пам ти переадресации и поступает на входы блока элемен-. ,тов И 12. Младшие разр ды адреса (не модифицируемые) поступают на входы блока элементов И 13. Сигнал

55 с выхода 72 блока пам ти переадресации стробирует .блоки элементов И 12-14 и разрешает прохождение сигналов адреса и сигналов синхронизации отлаживаемой микроЭВМ на соот

мации производитс  аналогично режиму записи.

После обмена информацией с внутренними блоками устройства отладки,

пам тью отлаживаемой микроЭВМ и внутренними узлами микропроцессора отлаживаемой микроэвм управл юща  микроэвм переводит устройство отладки в режим прогона программы. Дл  этого

в регистре 16 снимаютс  сигналы Сброс, Захват, Блокировка и устанавливаетс  уровень лог. 1 сигнала Готов. Микропроцессор отлаживаемого устройства начинает выполн ть программу. Информаци  с шин отлаживаемой микроЭВМ через блоки элементов И 27-30 поступает на внутренние шины устройства отладки, с которых информаци  поступает на ин-

формационные входы блока пам ти адресов и блока пам ти данных, где она и запоминаетс .

На адресные входы блока 4 пам ти переадресации поступают сигналы с четырех старших щин отлаживаемой микроэвм, определ ющие номер сегмента пам ти. Дл  каждого сегмента пам ти отлаживаемой микроЭВМ в блоке пам ти переадресации хранитс  информаци  о том, запрещен ли он но месте его расположени . Если сегмент пам ти, номер которого установлен , защищен, то на выходе 73 блока 4 пам ти переадресации устанавливаетс  уровень лог. 1, который через элементы ИЛИ 24 и 31 вырабатывает сигнал Захват, прекращающий выполнение программы микропроцессором отлаживаемой микроЭВМ. Если сегмент пам ти находитс  в управл ющей микроЭВН, то на выходе 72 блока пам ти переадресации устанавливаетс  уровень лог. 1, ими

тирующий пр мой доступ к пам ти управл ющей микроЭВМ. Код номера сегмента пам ти, к которому должно производитьс  обращение (старшие разр ды адреса), по вл етс  на выходах

50 71 блока пам ти переадресации и поступает на входы блока элемен-. ,тов И 12. Младшие разр ды адреса (не модифицируемые) поступают на входы блока элементов И 13. Сигнал

55 с выхода 72 блока пам ти переадресации стробирует .блоки элементов И 12-14 и разрешает прохождение сигналов адреса и сигналов синхронизации отлаживаемой микроЭВМ на соот71

ветствующие шины управл ющей микро- ЭВМ. Кроме того, он разрешает проходение информационных сигналов с шин управлени  микроЭВМ на информационные шины отлаживаемой микроЭВМ чере блок элементов И 30 в случае чтени и в противоположном направлении через блок элементов И 15 в случае записи информации в пам ть управл юще микроэвм. Таким образом, если в бло ке пам ти переадресации записано, ч какой-либо сегмент пам ти отлаживаемой микроэвм физически находитс  в базовой микроэвм, то отлаживаема  микроэвм производит пр мой доступ к пам ти управл ющей микроЭВМ. Номер сегмента пам ти, к которому производитс  пр мой доступ, хранитс  в блоке пам ти переадресации.

На входы 98 и 99 блока 32 сравне ни  поступают адресные сигналы отлаживаемой микроэвм. Они сравниваютс  с адресами точек останова прогона программы, заранее записанными в блок сравнени . При совпадении теку щего адреса, установленного на шина отлаживаемой микроЭВМ, с адресом одной из точек останова на выходе блока сравнени  вырабатываетс  сигнал уровн  лог. 1, устанавливающий че рез элементы ИЛИ 24 и 31 сигнал Захват на шине отлаживаемой микроЭВМ После этого управл юща  микроЭВМ переводит устройство отладки в режи управлени  и производит анализ хода выполнени  програмг-ib, информаци  о котором записана в блоке пам ти адресов и блоке пам ти данных. Сигнал Захват дл  отлаживаемой микроЭВМ вырабатываетс  и в том случае, если произошло обращение к защищенному сегменту пам ти (выход 73 блока пам ти переадресации),

Claims (1)

1. Формула изобретени

   Устройство дл  отладки програм- мно-аппар атных блоков, содержащее комг утатор адреса, блок пам ти переадресации , четырнадцать блоков элементов И, элемент 2И-ИЛИ, коммутатор управл ющих сигналов, блок синхронизации, первый и второй ре- гистрЫ} дешифратор, первый счетчик, блок пам ти данных, блок пам ти ад- ресов, блок сравнени  и два элемента ИЛИ, причем пе-рвый выход блока синхронизации соединен с тактовым входом дешифратора, с первым управ

   8

   л ющим входом коммутатора управл ющих сигналов и с первым входом груп пы входов синхронизации устройства, вы ход признака пр мого доступа блока пам ти переадресации соединен с первыми входами первого, второго и третьего блоков элементов И, с первым информационным входом коммута- тора управл юш 1Х сигналов, с первым входом элемента 2И-ИПИ и с вторым выходом группы выходов синхронизации устройства, выход третьего блока элементов И соединен с третьим выходом синхронизации устройства, первый, второй и третий тактовые входы блока синхронизации,вход записи блока пам ти переадресации,второй вход элемента 2И--ИЛИ, первый вход записи первого регистра, второй информационный вход коммутатора управл ющих сигна- лов, вход управлени  записью блока сравнени  и первый вход четвертого блока элементов И объединены с второй шиной синхронизации устройства , информационные входы блока пам ти переадресации соединены с входной шиной данных устройств, с первым входом п того блока элементов И, группой информационных входов констант блока сравнени , информационными входами первого и второго регистров и выходами шестого, седьмого и восьмого блоков элементов И, выходы первого и второго блоков элементов И соединены с первыми входами дев того и дес того блоков элементов И, входной шиной адреса устройства, с первым информационным входом сравниваемого числа блока сравненил, с входом запуска блока синхронизации, информационными входами счетчика, первыми входами седьмого и восьмого блоков элементов И, первыми информационными входами коммутатора адреса и вторым входом записи первого регистра, счетный вход первого счетчика через внутреннюю шику синхронизации подключен к вто- входу третьего блока элементов . И, выходу одиннадцатого ,блока элементов И, вход у чтени  блока пам ти пе-. реадресации, третьему входу элемента 2И-ИЛИ, входам записи блоков пам ти адреса и данных, первый вход шестого, блока элементов И через внутреннюю вунаправленную информационную шину соединен с вьгходом двенадцатого блока элементов И, информационными входами блока пам ти данных, выход

   91

   тринадцатого блока элементов И через внутреннюю двунаправленную шину адреса соединен с вторьм входом второго блока элементов И, выходом четырнадцатого блока элементов И, вхо дом за енени  числа, вторым входом сравниваемого числа блока сравнени , вторыми информационными входами коммутатора адреса и информационными входами блока пам ти -адреса, выход дев того блока элементов И через выходную шину адреса устройства соединен с выходом дес того блока элементов И, первым входом тринадцатого и четырнадцатого блоков элементов, вы- ходна  информационна  шина устройства подключена к выходу п того блока элементов И и первому входу двенадцатого блока, элементов И, выходна  шина синхронизации устройства соеди- нена с первым входом одиннадцатого блока элементов И, вторым управл ющи входом коммутатора управл ющих сигналов , первым и вторым информационными выходами первого регистра и тре Тьим входом записи блока пам ти переадресации , выход коммутатора адреса соединен с адресным входом блока пам ти переадресации, первый выход дешифратора соединен с управл юищ входом коммутатора адреса и входом обращени  .блока пам ти переадресации , второй выход дешифратора соединен с четвертым входом элемента ZH-fyiH и третьим информационным вхо- дом коммутатора управл ющих сигналов , третий выход дешифратора соединен с входом управлени  записи констант блока сравнени  и третьим входом записи первого регистра, инверс- ный выход дешифратора соединен с вторыми входами седьмого и восьмого блоков элементов И и входом записи счетчика, выход Которого соединен с адресными входами блоков пам ти дан- ных и адресов, выходы которых соединены соответственно с третьими входами седьмого и восьмого блоков элементов И, тактовый выход блока синхронизации соединен с входом записи второго регистра, выход которого соединен с информационным входом дешифратора , второй выход блока пам ти переадресации соединен с вторым входом первого блока элементов И, выход элемента 2И-ИЛИ соединен с вторым входом шестого блока элементов И, первый выход коммутатора управл ющих сигналов соединен с вторыми входами

   910.четвертого , дев того и дес того б.)Ю- ов элементов И, второй и третий выоды коммутатора управл ющих сигнаов соединены с вторыми входами п того и двенадцатого блоков элементов И соответственно, четвертый выход коммутатора управл ющих.сигналов соеинен с вторыми входами одиннадцатого тринадцатого и четырнадцатого блоков

   элементов И, выход блока сравнени  соединен с первым входом первого элемента ИЛИ, выход которого, соединен с первым входом второго элемента ИЛИ, выход которого через вькод- ную шину синхронизадии соединен с выходом устройства, третий выход блока пам ти переадресации подключен к второму входу первого элемента iiOH, отличающеес  тем, что, с целью.повышени  производительности , в негд введены п тнадцатый блок элементов И, второй счетчик, блок пам ти команд, третий и четвертый элементы ИЛИ и элемент И, причем второй выход дешифратора . соединен с входом записи второго счетчика, входна  шина адреса устройства соединена с информационными входами второго счетчика, выходна  шина синхронизации соединена со счетным входом второго счетчика, с первыми входами третьего и четвертого элементов ИЛИ, втора  шина синхронизации устройства соединена с вторыми входами третьего и четвертого элементов ИЛИ, выходы третьего и четвертого элементов ИЛИ соединены соответственно с первым входом элемента И и входом записи блока пам ти команд, выход которого соединен с первым входом п тнадцатого блока элементов И, выход элемента И соединен с вторым входом п тнадцатого блока элементов И; выход которого через выходную шину данных устройства подключен к выходу п того блока элементов И, третий и четвертый вькоды первого регистра соединены соответственно с третьим входом первого элемента ИЛИ и вторым входом элемента И, четвертый выход первого регистра соединен с четвертым информационным входом коммутатора управл ющих сигналов и входом обращени  блока пам -. ти команд, выходы второго счетчика соединены с адресными входами блока пам ти команд, выход старшего разр да второго счетчика соединен с вторым входом второго элемента ИЛИ,

   11 , 1282139 12

   выход шестого блока элементов И че- соединен с информационным входоь рез входную шину данных устройства блока пам ти команд.

   фиг. /

   W

   W

   37

   35

   3S

   Блохи :упементов и 4 20 27 Т

   за

   %

   VSJ

   фиг. г