SU1553981A1 - Устройство дл отладки микроЭВМ - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  настройки, отладки и проверки работы специализированных микроЭВМ. Цель изобретени  - расширение функциональных возможностей за счет обеспечени  контрол  внутренних узлов микропроцессора отлаживаемой микроЭВМ. Это позвол ет сократить врем  отладки программы, а также повысить оперативность настройки микроЭВМ. Устройство содержит коммутатор, блок пр мого доступа к пам ти, магистральный усилитель, блок индикации, дешифратор, блок режимов останова, блок готовности, элемент И, элемент ИЛИ, схему сравнени , блок формировани  адреса, блок посто нной пам ти, блок регистров, блок задани  адреса. 1 з.п. ф-лы, 2 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  настройки, отладки и проверки работы специализированных мик- роЭВМ на основе микропроцессоров К580ИК80.

Целью изобретени   вл етс  расширение функциональных возможностей за счет обеспечени  контрол  внутренних узлов микропроцессора.

На фиг,1 приведена функциональна  схема устройства дл  отладки микро- ЗВМ; на фиг.2 - функциональна  схема блока формировани  адреса.

Устройство дл  отладки микроЭВМ (фиг.1) содержит коммутатор 1, выход 2 разрешени  чтени  отлаживаемой микроЭВМ, блок 3 пр мого доступа к пам ти, вход k захвата отлаживаемой микроЭВМ, магистральный усилитель 5, магистраль 6 данных отлаживаемой

микроЭВМ, блок 7 индикации, выход 8 адреса отлаживаемой микроЭВМ, выход 9 управлени  отлаживаемой микроЭВМ, вход 10 подтверждени  захвата отлаживаемой микроЭВМ, выходы 11 и 12 разрешени  ввода и вывода соответственно микроЭВМ, дешифратор 13 адреса, блок k режимов останова, блок 15 готовности , вход 16 готовности отлаживаемой микроЭВМ, первый вход 17 задани  режима устройства, вход 18 пуска устройства , элемент И 19, вход 20 управлени  остановом по адресу устройства , схему 21 сравнени , блок 22 формировани  адреса, выход 23 разрешени  обращени  к пам ти отлаживаемой микроЭВМ, блок 2 посто нной пам ти, блок 25 задани  адреса, элемент ИЛИ 26, выход 27 разрешечи  записи отлаживаемой микроЭВМ, 6 ок 27 регистров, вход 29 синхронизации устройства,

ел ел

со со

00

315

второй вход 30 задани  режима устройства , тактовый выход 31, вход 32 запуска устройства, вход 33 чтени  блока регистров, вход 34 записи блока регистров 34

Блок 22 формировани  адреса () содержит первый элемент И 35, первый элемент НЕ 36, второй элемент И 37, первый элемент ИЛИ 38, третий элемент И 39, второй элемент ИЛИ 40, блок элементов И-ИЛИ 41, второй элемент НЕ 42, четвертый элемент И 43, счет- чик 44, дешифратор 45, п тый элемент И 46, триггер 4, третий элемент НЕ 48, переключатель 49 режима, генератор 50 одиночного импульса о

Устройство дл  отладки микроЗВМ обеспечивает следующие аппаратные режимы отладки: общий останов по ад- ресу, останов по адресу при чтении из ОЗУ микроЭВМ, останов по адресу при записи в ОЗУ, останов по адресу при вводе информации из внешнего устройства, останов по адресу при выводе информации во внешнее устройство , шаговый режим поциклового прохождени  программы, шаговый режим покомандного прохождени  программы, режим пр мого доступа к пам ти и портам ввода-вывода отлаживаемой микро- ЭВМ, индикацию состо ни  микропроцессорной системы, чтение и индикацию внутренних узлов микропроцессора от- лаживаемой микроЭВМ.

Останов по адресу происходит при наличии разрешающего сигнала на входе 20 при совпадении адресов, поступающих на схему 21 сравнени  с входа 8 и блока 25.

Работа в шаговом режиме отладки программы становитс  возможной при высоком потенциале на первом входе 17 задани  режима. Причем при высоком потенциале на втором входе 30 задани  режима останов производитс  в начале каждого цикла1 выполн емой команды по сигналам, поступающим с входа 29, а при низком только в начале команды по сигналам, поступающим с входа 32. Переход к выполнению нового цикла или команды обеспечиваетс  подачей потенциала на вход 18 устройства.

В режиме пр мого доступа к пам ти можно производить запись, чтение ин- формации из пам ти или портов ввода- вывода отлаживаемой микроЭВМ без участи  микропроцессора. Адрес  чейки,

1

куда записываетс  или считываетс  информаци , набираетс  в блоке 25.

Блок 3 пр мого доступа к пам ти выдает на выход 4 сигнал высокого уровн  Захват, который, поступа  также на коммутатор 1, разрешает выдачу информации на выход 6 через магистральный усилитель 5. По сигналу Захват микропроцессор отлаживаемой микроЭВМ после окончани  выполнени  очередной команды переводит свои шины в высокоимпедансное состо ние и выдает сигнал Подтверждение захвата. После получени  сигнала с входа 10 блок 3 управл ет записью, чтением информации из пам ти или портов ввода- вывода микроЭВМ, выдава  на выход 9 сигналы: Запись, Чтение, Ввод, Вывод. При выводе информации из пам ти или портов ввода-вывода микроЭВМ производитс  только ее индикаци  с помощью блока 7 Блок 7 индикации, кроме шины данных, позвол ет индицировать сигналы на адресном выходе 8 и выходе 9 о

Устройство в режиме чтени  внутренних узлов микропроцессора отлаживаемой микроЭВМ работает следующим образом

Работой устройства в этом режиме управл ет блок 22 (фиг.2). Предварительно устройство осуществл ет останов по адресу в начале команды. При этом на выходе блока 15 готовности устанавливаетс  сигнал низкого уровн , поступающий на вход 16 и на первый вход запуска блока 22, а на входе 32 устанавливаетс  сигнал высокого уровн , который поступает на третий вход блока 22. Микропроцессор отлаживаемой микроЭВМ устанавливаетс  в состо ние ожидани  и находитс  в этом состо нии до тех пор, пока на выходе 16 готовности не по витс  сигнал высокого уровн .

Дл  осуществлени  режима чтени  внутренних узлов микропроцессора отлаживаемой микроЭВМ включаетс  переключатель 49 режима (фиг„2). При этом на выходе генератора 50 одиночного импульса формируетс  строб,, который сбрасывает счетчик 44 и через элемент И 46 устанавливает по единичному входу триггер 47. Сигнал высокого уровн  с единичного выхода триггера 47 через элемент ИЛИ 40 поступает на вход разрешени  доступа блока 24, а сигнал низкого уровн  с нулевого

5

выхода триггера 7 на вход элемента И 37, блокиру  формирование сигнат ла разрешени  обращени  к пам ти на выходе 23. Таким образом, блокирует- с  чтение команды из ОЗУ микроЭВМ и разрешаетс  обращение к блоку 2k. Сигнал высокого уровн  с единичного выхода триггера kf поступает также на вход элемента И 3, разреша  про- хождение сигналов с входа 29 на счетный вход счетчика kk, и на вход блока элементов И-ИЛИ k, коммутиру  на адресный вход блока 2k выходы счетчика kk. Так как счетчик kk сбро- шен, то на адресный вход блока 2k поступает нулевой код. В трех начальных адресах блока 2k хранитс  код команды вызова подпрограммы чтени  внутренних узлов микропроцессора отлаживаемой микроЭВМ (CALL a1, a,

15

где at , а 2 - адрес входа в подпрограмму ). Таким образом, при подаче сигнала пуска на вход 18 на выходе 16 готовности формируетс  сигнал высокого уровн  и вместо чтени  очередной команды из ОЗУ микроЭВМ происходит чтение команды CALL из блока 2k. Команда вызова подпрограммы (CALL af , a2) имеет длину три байта и выполн етс  за 5 циклов. Первые три цикла используютс  дл  чтени  команды из пам ти, а четвертый и п тый - дл  загрузки в стек содержимого счетчика команд. Счетчик kk ведет подсчет сигналов начала машинного цикла, которые поступают с входа 29. По каждому импульсу, поступающему с входа 29 синхронизации, содержимое счетчика kk увеличиваетс  на единицу, таким образом формируетс  код следующего адреса блока 2k. При поступлении третьего сигнала начала машинного цикла с входа 29 синхронизации на выходе счетчика устанавливаетс  код 011. Дешифратор 5 по этому коду формирует сигнал высокого уровн , который сбрасывает триггер kj. На единичном выходе триггера k формируетс  сигнал низкого уровн , который поступает на вход элемента ИЛИ kO и снимает сигнал разрешени  доступа к блоку 2k. Сигнал низкого уровн  с единичного выхода триггера kj блокирует прохождение последующих импульсов с входа на счетный вход счетчика kk, а также запрещает прохождение сигналов с выхода счетчика kk на адресный вход блока 2k. Сигнал высокого уровн 

т ,- ю - 15 5539816

с нулевого выхода триггера 7 поступает на вход элемента И 37, разреша  формирование сигнала на выходе 23 разрешени  обращени  к пам ти микро- ЭВМ, а также на вход блока элементов И-ИЛИ М, коммутиру  на адресный вход блока 2k сигналы с входа 8 адреса .

После выполнени  команды CALL происходит переход на программу чтени  внутренних узлов микропроцессора отлаживаемой микроЭВМ, котора  хранитс  в блоке 2k. Блок занимает конечную зону в адресуемом микроЭВМ поле пам ти. Начальный адрес и величина зоны пам ти, отводимой под блок

ы

20

выражени  А

о

формируемый

30

35

2kt определ ютс  из

п

& А ., где А в - сигнал,

i k

на выходе элемента И 35, А, - сигнал на i-й шине 8 адреса. Например, при , блок 2k размещаетс  в об-

25 ласти адресов F800FFFF/f.

В результате выполнени  подпрограммы содержимое внутренних узлов микропроцессора переписываетс  в блок 28 регистров. Обращение к блоку 28 регистров происходит как к портам ввода-вывода отлаживаемой.микроЭВМ {т.е. используютс  команды OUT, 1N). Блок 13 формирует сигналы записи в блок 28 регистров.

В процессе выполнени  подпрограммы чтени  внутренних узлов микропроцессора происходит модификаци  содержимого счетчика команд, хран щегос  в области стека. Это необходимо дл 

4Q организации возврата в ту точку программы , где был произведен останов. Выход из подпрограммы происходит по команде PET после того, как будет восстановлено содержимое внутренних

45 узлов микропроцессора, затертое в процессе выполнени  подпрограммы. После выполнени  команды PET в первом цикле следующей команды на входе 8 адреса выставл етс  адрес, по которому был произведен останов, и на выходе схемы 21 сравнени  формируетс  сигнал высокого уровн  (так как в блоке 25 набран тот же код адреса). На входе 20 устройства присутствует сигнал высокого уровн , который с выхода элемента И 19 поступает на вход блока 15 готовности,-после чего на выходе 16 готовности по вл етс  сигнал низкого уровн . Микропроцессор

50

55

715

отлаживаемой микроЭВМ переходит в состо ние ожидани .

После этого устройство переводитс  в режим пр мого доступа к пам ти и производитс  вывод и индикаци  информации из блока 28 регистров, в котором хранитс  содержимое внутренних узЬов микропроцессора. Каждый регистр

СГП О«

из блока 28 имеет свой фиксированный адрес в области адресов внешних устройств (от 1 до 256) и каждому регистру соответствует определенный вйутренний регистр микропроцессора.

Claims (2)

1. Устройство дл  отладки микро- ЭВМ, содержащее коммутатор, магистральный усилитель, блок индикации, блок пр мого доступа к пам ти, схему сравнени , блок режимов останова, блок посто нной пам ти, блок готовно ф-и, элемент ИЛИ и элемент И, причем ЕХОД разрешени  чтени  устройства соединен с первым информационным входом коммутатора и входом чтени  блок госто нной пам ти, выход которого соединен с информационным входом магистрального усилител , выход захвата блока пр мого доступа к пам ти  вл етс  выходом захвата магистрали уст- 0ойства и соединен с вторым информационным входом коммутатора, выход элемента ИЛИ соединен с управл ющим входом коммутатора, выход которого соединен с управл ющим входом магистрального усилител , выход которого через двунаправленную магистраль соединен с первым входом блока инди- кации, информационным выходом блока пр мого доступа к пам ти и  вл етс  йыходом данных устройства, выход режима блока пр мого доступа к пам ти Соединен с вторым входом блока индикации и с выходом управлени  устройства , адресный выход блока пр мого доступа к пам ти соединен с первым входом схемы сравнени , с третьим

 

5

0

5

0 5 0 д5 50

55

входом блока индикации и  вл етс  адресным выходом устройства, вход подтверждени  захвата устройства соединен с разрешающим входом блока пр мого доступа к пам ти, выход схемы сравнени  соединен с первым входом элемента И, вход управлени  остановом по адресу устройства соединен с вторым входом элемента И, выход блока режима останова соединен с третьим входом элемента И, выход которого соединен с первым входом блока готовности , входы разрешени  ввода, разрешени  вывода, разрешени  чтени , разрешени  записи устройства соединены соответственно с первым, вторым, третьим и четвертым входами блока режимов останова, первый вход задани  режима, вход пуска, вход синхронизации , второй вход задани  режима, тактовый вход и вход признака начала команды устройства соединены соответственно с вторым, третьим, четвертым, п тым, шестым и седьмым входами блока готовности, выход которого  вл етс  выходом готовности устройства, отличающеес  тем, что, с целью расширени  функциональных возможностей устройства за счет обеспечени  контрол  внутренних узлов микропроцессора , введены блок регистров, блок формировани  адреса,дешифратор адреса и блок задани  адреса, причем входы разрешени  ввода и вывода устройства соединены соответственно с первым и вторым адресными входами дешифратора адреса, первый и второй выходы которого соединены соответственно с входами чтени  и записи блока регистров, выход которого соединен с информационным входом магистрального усилител , информационный выход блока пр мого доступа к пам ти соединен с информационным входом блока регистров , адресный выход блока пр мого доступа к пам ти соединен с информационным входом дешифратора адреса и адресным входом блока формировани  адреса, выход разрешени  доступа которого соединен с входом обращени  блока посто нной пам ти и первым входом элемента ИЛИ, первый выход дешифратора адреса соединен с вторым входом элемента ИЛИ, выход блока готовности , входы признака начала команды и синхронизации устройства соединены соответственно с первым входом запуска , вторым входом запуска и тактовым

9

входом блока формировани  адреса, вход разрешени  чтени  устройства соединен с входом обращени  блока фмировани  адреса, выходы разрешени  обращени  и адресный выход которого соединены соответственно с выходом обращени  устройства и адресным входом блока посто нной пам ти, первый и второй информационные выходы блок задани  адреса соединены соответственно с информационным и адресным входами блока пр мого доступа к пам

ти, второй информационный выход блока задани  адреса соединен с вторым входом схемы сравнени .

2. Устройство по п.1, о т л и - чающеес  тем, что блок формировани  адреса содержит п ть элементов И, два элемента ИЛИ, три элемента НЕ, элемент 2И-ИЛИ, счетчик, триггер, дешифратор, генератор одиночного импульса и переключатель режима, причем адресный вход блока соединен с первым

входом элемента 2И-ИЛИ и с входами первого элемента И, выход которого через первый элемент НЕ соединен с первым входом второго элемента И, вход обращени  блока соединен непосредственно с первым входом третьего элемента И и через второй элемент НЕ - с первым входом первого элемента ИЛИ, выход первого элемента И соединен с вторым входом третьего элемента И, выход которого соединен с первым входом второго элемента ИЛИ, пр мой

10

выход триггера соединен с вторым входом элемента 2И-ИЛИ, первым вхо0

5

п

5

0

5

дом четвертого элемента И и вторым входом второго элемента ИЛИ, выход которого  вл етс  выходом разрешени  обращени  блока, инверсный выход триггера соединен с третьим входом элемента 2И-ИЛИ, с вторым входом второго элемента И, выход которого соединен с вторым входом первого элемента ИЛИ, выход которого  вл етс  выходом разрешени  обращени  к пам ти отлаживаемой ЭВМ блока, синхровход блока соединен с вторым входом четвертого элемента И, выход которого соединен с тактовым входом счетчика, информационный выход которого соединен с входом дешифратора и четвертым входом элемента 2И-ИЛИ, выход которого  вл етс  адресным выходом блока, выход переключател  режимов соединен с входом запуска генератора одиночных импульсов, выход которого соединен С первым входом п того элемента И и входом сброса счетчика, выход дешифратора соединен с тактовым входом триггера, первый тактовый вход блока через третий элемент НЕ соединен с вторым входом п того элемента И, выход которого соединен с единичным входом триггера, второй вход запуска блока соединен с третьим входом п того элемента И, шина нулевого потенциала блока соединена с информационным входом триггера.