SU1446624A1

SU1446624A1 - Устройство дл отладки многопроцессорных систем

Info

Publication number: SU1446624A1
Application number: SU874248421A
Authority: SU
Inventors: Олег Владимирович Цвелодуб
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1987-04-07
Filing date: 1987-04-07
Publication date: 1988-12-23

Abstract

Изобретение относитс к вычислительной технике и позвол ет восста- новцть реальную последовательность взаимодействи процессоров отлаживаемого устройства после окончани прогона отлаживаемых программ. Цель изобретени - расширение функциональных возможностей за счет фиксации циклов шины межпроцессорной магистрали . Устройство содержит однозар дный блок 1 оперативной пам ти, триггер 2, счетчик 3 импульсов, мультиплексор 4, элемент НЕ 13 и блок 5 оперативной пам ти. Устройство дополнительно содержит элемент ИЛИ 8, элемент 7 сравнени и счетчик 6 импуЛь- сов, позвол ющие определить момент вьшолнени каждого цикла шины любого процессора по отношению к моменту прекращени занесени информации в блок трассировки устройства. Цель достигаетс за счет того, что в каждом цикле шины процессора в трассе запоминаетс длительность этого цикла в периодах сигнала синхронизации процессора, 2 ил. S

Description

/Г втложибаенону устройству Фие.1

Изобретение относитс к вычисли-, тельной технике и может быть исполь зовано при создании микроЭВМ, микро контроллеров и других устройств на основе микропроцессоров.

Целью изобретени вл етс расширение функциональных возможностей устройства за счет фиксации длительности циклов шины межпроцессорной магистрали.

На фиг,1 приведена схема устройст™ ва дл отладки многопроцессорных систем; на - схема одноразр дного блока оперативной пам ти.

Устройство состоит из одноразр дного блока 1 оперативной пам ти триггера 2,.счетчика.3 импульсов, мультиплексора 4j блока 5 оперативной пам ти , счетчика 6 импульсов, схемы 7 сравнени и элемента ИЛИ 8, выходы блокд 5 оперативной пам ти подключены к двунаправленной информационной .магистрали 9, На фиг . 1 также обозначены вход 10 признака чтени , перва группа 11 адресных входов устройства вход 12 установки ре сима устройства, элемент НЕ 13, выход 14 запроса прерывани ., -.втора группа 15 адр.есных входов устройства, шины устройства, группа 16 информационных входов уст ройства, вход 17 цикла, выход 18 пер полнени счетчиков, вход 19 .тактовый и вход 20 записи устройства,

Устройство работает следующим образом

Цикл отладки ..состоит из этапов управлени и трассировки.. На этапе управл.енй сигнал на входе. 12 имеет уровень лог, Этот сигнал поступает в б лок 1 и разрешает запись в 6ЛОК..1 адреса,-При по влении которого на вторых адресньш входах 15 уст-i ройства йа этапе трассировка прекращаетс запись-Информагщи в блок 5 оперативной пам ти. Аналогично, программируетс второе устройство дл ; .отладки многопроцессорных систам, Затем управл юща ЭВМ запускает выполнение программ.в отлаживаемом устройстве и.выставл ет сигнал згров |Н лог.,-1 на входе 12 режима уст-. ройства,- что. оаначает переход к эта пу трас(аировкив Но перез оду сигнала на входе 12 режима в состо ние лог, триггер 2 устанавливаетс в единичное , состо ние и разрешает счет в счетчике.3 импульсов,.

5

0

5

0

5

0

5

0

На этапе трассировки сигнал на входе 17 имеет уровень лог. М в течение времезШэ пока длитс цикл шины первого процессора отлаживаемого устройстваJ и уровень в течение остального времени.. Если циклы шины.идут, непрерывно один за другим, то на входе 17 присутствуют короткие импульсы уровн , лог,о. По положительному перепаду .(переходу из низкого УРОВНЯ..В высокий) сигнала на входа 17 значение на вьасоде счетчика 3 импульсов увеличиваетс на единицу , присутствующий на управл ющем входе мультиплексора 4 сигнал уровн лог .Ч разрешает передачу информации ,на выходы мультиплексора 4 с его-второй-группы информационных входов. Код.ка.выходе счетчика 3 импульсов вл етс .адресом занесени информации .в... блок 5 оперативной па- м ти, информаци .заноситс по отри- цaтeльнo sy перепаду, (переходу из высокого уровн в низкий) сигнала на 17с .информационной и адресной магистралей первого процессора отлаживаемого устройства и вл етс трассой выполнени программы этим процессором . Одновременно в блок 5 опера- тивной пам ти заноситс информаци с информационных выходов счетчика 6 импульсов, который подсчитьшает число импуль 1ов синхрониза1щи первого, процессора отлаживаемого устройства на входе 19, поступившее с момента последней записи в блок 5 оперативной пам ти. При переполнении счетчика 6 импульсов на его выходе переполнени цо вл етс импульс уровн лог,1, который, пройд через схему 7 сравнени , поступает на тактовый вход счетчика 3 импульсов и увеличивает эначе1ше числа на его выходах на единицу, адресу тем самым следующее .слово блока 5 оперативной пам ти,

Если длительность текущего цикла шины превышает два периода по влени импульсов на выходе переполнени . счет,чика б импульсов, процесс адресации новрго слова блока 5 оперативной пам ти повтор етс .

На этапе трассировки коды с магистрали адреса первого процессора отла- Ш1вае.мого устройства поступают также в блок 1 и сравниваютс с записанном там адресом останова; при совпадении адресов на выходе блока 1 по вл етс ; импульс уровн лог,1, который уста-

навливает триггер 2 в нулевое состо ние , запреща счет счетчику 3 импульсов , и через элемент НЕ 13 поступает на выход 14 прерывани устройства. Аналогично работает второе устройство дл отладки многопроцессорных систем . Входы прерьгеаний устройств --объе- динены по схеме монтажное ИЛИ, причем нагрузочное сопротивление расположено в управл ющей ЭВМ. Импульс прерывани , по вивпийс на выходе 14 прерывани устройства, пройд через элемент ИЛИ 8 каждого устройства, ус10

вход чтени - к входу чтени блока, вход записи - к входу записи блока, а информационньй вход - к информаци онному входу блока, перва группа информационных входов мультиплексор 21 соединена с первыми адресными вх дами блока, втора группа информатди онных входов с вторьми адресными входами блока, а управл ющий вход - с управл ющим входом блока.

Блок 1 работает следующим образом .

На этапе управлени сигнал на

танавливает в нулевое состо ние в каж-ic yпpaвJ ющeм входе мультиплексора 21

15

дом устройстве триггер 2 и запись информации в блок 5 оперативной пам ти одновременно прекращаетс во всех устройствах. Число одновременно работающих устройств дл отладки много- п процессорных систем не ограничено двум и может быть любым.

Реагиру на полученное прерывание,

имеет уровень лог.О, разреша про хождение кодов на выход мультиплекс ра с его первой группы входов, эти коды вл ютс адресами, по которым управл юща ЭВМ записьгоает в блок 2 оперативной пам ти информацию, сопровожда ее управл ющим сигналом по входу.20 записи. В-блок 22 опера тивной пам ти записываетс единица

имеет уровень лог.О, разреша пр хождение кодов на выход мультиплек ра с его первой группы входов, эти коды вл ютс адресами, по которым управл юща ЭВМ записьгоает в блок оперативной пам ти информацию, сопровожда ее управл ющим сигналом по входу.20 записи. В-блок 22 опер тивной пам ти записываетс единица

управл юща ЭВМ останавливает вьтолнение программ процессорами отлаживаемо-25 о адресу прекращени трассировки

го устройства и переходит к этапу и ноль -.по остальным адресам.

Claims

управлени , уста навлива на входе реНа этапе трассировки сигнал на управл ющем входе мультиплексора 2 принимает уровень лог. М и на адр ные входы блока- 22 оперативной пам ти поступают коды с вторых адресны входов узла сравнени . При по влен на этих адресных входах адреса, со падающего с заданным.в качестве ус лови прекращени трассировки,на в ходе блока 22.оперативной пам ти п вл етс сигнал уровн лог. Ч. Ч ние из блока 22 оперативкой пам ти производитс при .налинии сигнала уровн лог. М на входе чтени уэп сравнени . Формула изобретени

жима 12 сигнал уровн лог.О. При на выходы мультиплексора 4 поступают коды с его первой группы информационных входов, Управл юща ЭВМ, выставл соответствующие коды на первых адресных входах, может прочитать трассировочную информацию из блока 5 оперативной пам ти. Цикл отладки завершен..

Таким образом, зна величину периода импульса синхронизащш каждого процессора отлаживаемого устройства и принима во внимание, что длительность цикла шины процессора всегда кратна целому числу периодов синхросигнала этого процессора, можно указать момент выполйени любого цикла шины по отношению к моменту прекращени записи информации в блок 5 оперативной пам ти. Поскольку запись информации в блок 5 оперативной пам ти прекращаетс одновременно во всех

30

На этапе трассировки сигнал на управл ющем входе мультиплексора 21 принимает уровень лог. М и на адресные входы блока- 22 оперативной пам ти поступают коды с вторых адресных входов узла сравнени . При по влении на этих адресных входах адреса, совпадающего с заданным.в качестве услови прекращени трассировки,на вы- ходе блока 22.оперативной пам ти по вл етс сигнал уровн лог. Ч. Чтение из блока 22 оперативкой пам ти производитс при .налинии сигнала уровн лог. М на входе чтени уэпа сравнени . Формула изобретени

40

Устройство дл отладки многопроцес- 45 сорных систем, содержащее одноразр дный блок оперативной пам ти, элемент НЕ, первый триггер, первый счетчик импульсов мультиплексор и блок оперативной пам ти, причем перва груп- устррйствах, можно восстановить реаль-gQ па адресных входов устройства соеди- ную последовательность выполнени нена с первой группой ад| есных вхо- различными процессорами отлаживаемого устройства циклов щины.

Возможный вариант реализации блока

дов одноразр дного блока оперативной пам ти и с первой группой информаци-; онных .входов мультиплексора группа

1 представлен на фиг.
2. В его состав выходов которого соединена с группой

вход т мультиплексор 21, выходы кото- адресных входов блока оперативной парого подключены к адресным входам

блока 22 оперативной пам ти,, выход

м ти, информационные выходы блока оперативной пам ти через двунаправ

вход чтени - к входу чтени блока, вход записи - к входу записи блока, а информационньй вход - к информационному входу блока, перва группа информационных входов мультиплексора 21 соединена с первыми адресными входами блока, втора группа информатди- онных входов с вторьми адресными входами блока, а управл ющий вход - с управл ющим входом блока.

Блок 1 работает следующим образом .

На этапе управлени сигнал на

имеет уровень лог.О, разреша прохождение кодов на выход мультиплексора с его первой группы входов, эти коды вл ютс адресами, по которым управл юща ЭВМ записьгоает в блок 22 оперативной пам ти информацию, сопровожда ее управл ющим сигналом по входу.20 записи. В-блок 22 оперативной пам ти записываетс единица

На этапе трассировки сигнал на управл ющем входе мультиплексора 21 принимает уровень лог. М и на адресные входы блока- 22 оперативной пам ти поступают коды с вторых адресных входов узла сравнени . При по влении на этих адресных входах адреса, совпадающего с заданным.в качестве услови прекращени трассировки,на вы- ходе блока 22.оперативной пам ти по вл етс сигнал уровн лог. Ч. Чтение из блока 22 оперативкой пам ти производитс при .налинии сигнала уровн лог. М на входе чтени уэпа сравнени . Формула изобретени

Устройство дл отладки многопроцес- 45 сорных систем, содержащее одноразр дм ти , информационные выходы блока оперативной пам ти через двунаправ

которого подключен к выходу блока.

ленную информационную магистраль сое

динены с группой информационных входов одноразр дного блока оперативной пам ти и.с информационными входами- выходами устройства, выход одноразр дного блока оперативной пам ти через элемент НЕ соединен с вькодом запроса прерывани устройства, информационный вход триггера соединен с

шиной единичного потенциала устройст- Q пульсов, причем выход одноразр дного

блока оперативной пам ти и выход элемента НЕ соединены соответственно с пр мым и инверсным входами элемента ИЛИ, выход которого соединен с вхова , а выход триггера соединен с входом установки в 0 первого счетчика импульсов, группа информационных выходов которого соединена с второй

группой информационных входов мульти- 15 Д° установки нул триггера, вход

плексора, вход установки режима устройства соединен с тактовым входом триггера, с входом обращени одноразр дного блока оперативной пам ти и управл ющим входом мультиплексора, вход признака чтени устройства соединен с входом чтени блока оперативной пам ти, втора группа адресных входов устройстйа соединена со второй

группой адресных входов одноразр дно- 25 переполнени второго счетчика импуль- го блока оперативной пам ти и с пер- сов соединены соответственно с третьей Вой группой информационных входов блока оперативной пам ти, группа ингруппой информационных входов блока оперативной пам ти и с вторым входом схемы сравнени , синхровход устройстформационных входов устройства соедигруппой информационных входов блока оперативной пам ти и с вторым входом схемы сравнени , синхровход устройстнена с второй группой информационных Q 33 соединен со счетным входом второго входов блока оперативной пам ти, вход счетчика импульсов, признака записи устройства соединен

Г

«ri

с входом записи одноразр дного блока оперативной пам ти, отличающеес тем, что, с целью расширени функциональных возможностей устройства за счет фиксации длительности циклов шины межпроцессорной маг истра- ли, в устройство введены элемент ИЛИ, схема сравнени и второй счетчик имцикла шины устройства соединен с первым входом схемы сравнени и с входом чтени одноразр дного блока оперативной пам ти, выход равенства схе- мы сравнени соединен со счетным входом первого счетчика импульсов, входом записи второго счетчика импульсов и с входом записи блока оперативной пам ти, информационные вьгходы и выход

переполнени второго счетчика импуль- сов соединены соответственно с третьей

переполнени второго счетчика импуль- сов соединены соответственно с третьей

группой информационных входов блока оперативной пам ти и с вторым входом схемы сравнени , синхровход устройст33 соединен со счетным входом второго счетчика импульсов,

к 13