SU1737454A1

SU1737454A1 - Устройство дл запоминани трассы функционировани многопроцессорных систем

Info

Publication number: SU1737454A1
Application number: SU904826811A
Authority: SU
Inventors: Олег Владимирович Цвелодуб
Original assignee: Институт кибернетики им.В.М.Глушкова
Priority date: 1990-05-18
Filing date: 1990-05-18
Publication date: 1992-05-30

Abstract

Изобретение относитс к вычислительной технике и позвол ет восстановить реальную последовательность взаимодействи процессоров отлаживаемого устройства после окончани прогона отлаживаемых программ. Цель изобретени - расширение области применени за счет обеспечени возможности увеличени длины трассы межпроцессорных обменов. Устройство содержит два блока оперативной пам ти, элемент НЕ, счетчик импульсов, мультиплексор . Дополнительно устройство содержит счетчик импульсов, мультиплексор, блок оперативной пам ти, шифратор. Благодар этим элементам и св з м между ними создаетс положительный эффект, позвол ющий за счет использовани режима выборочной трассировки увеличить длину трассы межпроцессорных обменов. 2 ил.

Description

(Л

С

Изобретение относитс к вычислительной технике и позвол ет восстановить реальную последовательность взаимодействи процессоров отлаживающего устройства после окончани прогона отлаживаемых программ.

Цель изобретени .- расширение области применени за счет обеспечени возможности увеличени длины трассы межпроцессорных обменов.

На фиг. 1 приведена схема предлагаемого устройства; на фиг. 2 - схема блока оперативной пам ти.

Устройство содержит первый 1, второй 2 и третий 3 блоки оперативной пам ти, первый 4 и второй 5 счетчики импульсов, первый 6 и второй 7 мультиплексоры, шифратор 8, двунаправленную информационную магистраль 9, первый вход 10 признака чтени , первую группу 11 адресных входов устройства, вход 12 установки режима устройства , элемент НЕ 13, выход 14 запроса прерывани , вторую группу 15 адресных входов устройства, группу 16 информационных входов устройства, вход 17 цикла шины, вход 18 зан тости шины, группу 19 входов признака обращени к шине, вход 20 признака записи и второй вход 21 признака чтени устройства.

Блок 1 оперативной пам ти состоит из мультиплексора 22 и блока 23 оперативной пам ти.

Устройство работает следующим образом .

Цикл отладки состоит из этапов управлени и трассировки. На этапе управлени сигнал на входе 12 имеет уровень О. Этот сигнал поступает в блок 1 и разрешает запись в блок 1 адреса, при по влении которого на вторых адресных входах 15 устройства на этапе трассировки происходит прерывание выполнени программы в отлаживавvj

со

-Ч СП

мом устройстве, и адресов, по которым разрешаетс занесение информации в блок 2 оперативной пам ти. Аналогично программируетс второе устройство дл отладки многопроцессорных систем. Оптимальный отладочный комплекс может включать несколько узлов трассировки - по числу процессоров в отлаживаемом устройстве, и несколько узлов контрол шины - по числу межпроцессорных магистралей в отлаживаемом устройстве. Затем управл юща ЭВМ запускает выполнение программ в отлаживаемом устройстве и выставл ет сигнал уровн Г на входе 12 режима устройства , что означает переход к этапу трассировки .

На этапе трассировки сигнал на входе 17 имеет уровень 1 в течение времени, пока длитс цикл шины первого процессора отлаживаемого устройства, и уровень О в течение остального времени. Если циклы шины идут непрерывно один за другим, то на входе 17 присутствуют короткие импульсы уровн О11. По положительному перепаду (переходу из низкого уровн в высокий) сигнала на входе 17 и наличии сигнала уровн Г на входе разрешени счета первого счетчика 4 импульсов значение на выходе счетчика 4 импульсов увеличиваетс на единицу , присутствующий на управл ющем входе мультиплексора в сигнал уровн 1 разрешает передачу информации на выходы мультиплексора 6 с его второй группы информационных входов. Код на выходе счетчика 4 импульсов вл етс адресом занесени информации а блок 2 оперативной пам ти, информаци заноситс по отрицательному перепаду (переходу из высокого уровн в низкий) сигнала на входе 17 с информационной и адресной магистралей первого процессора отлаживаемого устройства и вл етс трассой выполнени программы этим процессором.

На этапе трассировки коды с магистрали адреса первого процессора отлаживаемого устройства поступают также в блок 1 и сравниваютс с записанным там адресом останова; при совпадении адресов на первом выходе блока 1 по вл етс импульс уровн 1, который устанавливает счетчик 4 импульсов в нулевое состо ние, запреща счет, и через элемент НЕ 13 поступает на выход 14 прерывани устройства. Аналогично работают узлы трассировки остальных устрбйств дл отладки многопроцессорных .систем. Выходы прерываний устройств объединены по схеме МОНТАЖНОЕ ИЛИ, причем нагрузочное сопротивление расположено в управл ющей ЭВМ. Импульс прерывани t по вившийс на выходе 14 прерывани устройства, поступает во все устройства дл отладки многопроцессорных систем и запись информации в блок 2 оперативной пам ти одновременно прекращаетс во всех устройствах.

На этапе трассировки коды с магистрали адреса первого процессора отлаживаемого устройства сравниваютс в блоке 1 также с адресами трассировки; при совпа0 дении адресов на втором выходе блока 1 по вл етс импульс уровн 1. который разрешает счет в счетчике 4 импульсов. При этом информаци о цикле шины,- содержащем данный адрес, заноситс в трассу.

5 При наличии на втором выходе блока 1 оперативной пам ти сигнала уровн О все записи в блок 2 оперативной пам ти производ тс по одному и тому же адресу, затира друг друга.

0 Узел контрол шины отслеживает пересылки по межпроцессорной магистрали. На этапе трассировки сигнал на входе 18 зан тости имеет уровень Те течение времени, пока длитс цикл обмена по межпроцессор5 ной магистрали, и уровень О в течение остального времени. Если циклы идут непрерывно одмн за другим, что имеет место при интенсивном обмене процессоров с общими ресурсами и большом числе процес0 соров в отлаживаемом устройстве, то на входе 18 зан тости присутствуют короткие импульсы уровн О. По положительному перепаду сигнала на входе 18 значение на выходе счетчика 5 импульсов увеличиваетс

5 на единицу, присутствующий на управл ющем входе мультиплексора 7 сигнал уровн 1 разрешает передачу информации на выходе мультиплексора 7 с его первой группы информационных входов. Код на выходе

0 счетчика 5 импульсов вл етс адресом занесени информации в блок 3 оперативной пам ти, информаци заноситс по отрицательному перепаду сигнала на входы 18 с выходов шифратора 8. входы шиф5 ратора в образуют группу 19 входов признака обращени к шине и подключаютс соответственно к управл ющим входам буферных элементов процессорных модулей, активизаци которых (входов)

0 обеспечивает доступ процессорного модул на межпроцессорную магистраль. Поскольку в каждый момент времени межпроцессорна магистраль предоставл етс в распор жение одному процессору, только

5 на одном из входов шифратора 8 имеетс сигнал активного уровн , преобразованный на выходе шифратора 8 в номер процессора , осуществл ющего обмен по межпроцессорной магистрали с общими ресурсами. Предлагаемое устройство непригодно дл

отладки устройств нетрадиционной архитектуры , когда доступ на межпроцессорную магистраль могут получать одновременно несколько процессоров, например один пишет, а остальные пр мо с магистрали считывают. Таким образом, в блоке 3 оперативной пам ти фиксируетс последовательность разделени межпроцессорной магистрали между процессорами отлаживаемого устройства. Подробна информаци о циклах межпроцессорного обмена (адрес обращени , пересылаемые данные) содержитс в блоке 2 оперативной пам ти узла трассировки устройства.

Реагиру на полученное прерывание на выходе 14-устройства, управл юща ЭВМ останавливает выполнение программ процессорами отлаживаемого устройства и переходит к этапу управлени , устанавлива на входе режима 12 сигнал уровн О. При этом на выходы мультиплексора 6 поступа- ют коды с его первой группы информационных входов, а на выходы мультиплексора 7 - коды с его второй группы информационных входов. Управл юща ЭВМ, выставл соответствующие коды на первых адресных входах, может прочитать трассировочную информацию из блоков 2 и 3 оперативной пам ти, стробиру чтение сигналами признака чтени на входах 10 и 21 соответственно . Цикл отладки завершен.

TaxViM образом, анализиру адресную часть трассировочной информации из узла трассировки устройства, можно выделить циклы обмена по межпроцессорной магистрали , а на основе трассировочной информации из узлов контрол шины устройства можно установить, в каком именно пор дке процессоры получали доступ на межпроцессорную магистраль. Если в отлаживаемом устройстве - только одна межпроцессорна магистраль, эта информаци в блоке 3 оперативной пам ти каждого устройства дл отладки многопроцессорных систем вл етс одинаковой. Предлагаемое устройство не позвол ет соотнести между совой все циклы каждого процессора, но это дл задач отладки многопроцессорных систем и не требуетс , акцент делаетс на циклы межпроцессорного обмена.

Блок 1 оперативной пам ти работает следующим образом.

На этапе управлени сигнал на управл ющем входе мультиплексора 22 имеет уровень О, разреша прохождение кодов на выход мультиплексора с его первой группы входов, эти коды вл ютс адресами, по которым управл юща ЭВМ записывает, в блок 23 оперативной пам ти информацию, сопровожда ее управл ющим сигналом по

входу 20 записи. В блок 23 оперативной пам ти в младший разр д двухразр дных чеек пам ти записываетс единица по адресу прекращени трассировки и ноль - по

5 остальным адресам. В старший разр д чеек пам ти блока 23 оперативной пам ти записываетс единица по трассируемым адресам, и ноль - по остальным адресам.

10 На этапе трассировки сигнал на управл ющем входе мультиплексора 22 принимает уровень 1 и на адресные входы блока 23 оперативнрй пам ти поступают коды с вторых адресных входов блока 1. При по вле15 нии на этих адресных входах адреса, совпадающего с заданным в качестве услови прекращени трассировки, на первом выходе блока 23 оперативной пам ти по вл етс сигнал уровн 1. На этапе трасси0 ровки адреса с вторых адресных входов блока 1 определ ют моменты по влени сигнала уровн Г на втором выходе блока 23 оперативной пам ти.

Claims

5 Формула изобретени

Устройство дл запоминани трассы функционировани многопроцессорных систем , содержащее первый и второй блоки оперативной пам ти, элемент НЕ, первый

0 счетчик импульсов, первый мультиплексор, причем перва группа адресных входов устройства соединена с первой группой адресных входов первого блока оперативной пам ти и первой группой информационных

5 входов первого мультиплексора, группа выходов которого соединена с группой адресных входов второго блока оперативной пам ти, информационные выходы второго блока оперативной пам ти через двунап0 равденную информационную магистраль соединены с группой информационных входов первого блока оперативной пам ти и группой информационных входов-выходов устройства, первый выход первого блока

5 оперативной пам ти через элемент НЕ соединен с выходом запроса прерывани устройства , группа информационных выходов первого счетчика импульсов соединена с второй группой информационных входов

0 первого мультиплексора, вход установки режима устройства соединен с входом обращени первого блока оперативной пам ти и управл ющим входом первого мультиплексора , первый вход признака чтени устрой5 ства соединен с входом чтени второго блока оперативной пам ти, втора группа адресных входов устройства - с второй группой адресных входов первого блока оперативной пам ти и с первой группой ин- формационных входов второго блока оперативной пам ти, группа информационных входов устройства - с второй группой информационных входов второго блока оперативной пам ти, вход признака записи устройства - с входом записи первого блока оперативной пам ти, вход цикла шины устройства - с входом чтени первого блока оперативной пам ти, отличающеес тем, что, с целью расширени области применени путем обеспечени увеличени длины трассы межпроцессорных обменов, в него введены второй счетчик импульсов, второй мультиплексор, третий блок оперативной пам ти, шифратор, причем вход зан тости шины устройства соединен с тактовым входом второго счетчика импульсов и входом записи третьего блока оперативной пам ти, группа информационных выходов которого соединена с группой информационных входов-выходов устройства, вход начальной установки второго счетчика импульсов св зан с входом начальной установки первого счетчика импульсов и выходом элемента НЕ, второй выход первого

.УУ

7Г

К отложийаетму ycmfoucmtt/ Фиг(

блока оперативной пам ти св зан с входом разрешени счета первого счетчика импульсов , вход цикла шины устройства - с тактовым входом первого счетчика импульсов и входом записи второго блока оперативной пам ти, группа выходов второго счетчика импульсов - с первой группой информационных входов второго мультиплексора, группа выходов которого соединена с группой адресных входов третьего блока оперативной пам ти, втора группа информационных входов второго мультиплексора св зана с первой.группой адресных входов устройства, управл ющий вход второго мультиплексора соединен с входом установки режима устройства, вход чтени третьего блока оперативной пам ти соединен с вторым входом признака чтени устройства, группа входов признака обращени к шине устройства подключена к группе входов шифратора, группа выходов которого подключена к группе Информационных входов третьего блока оперативной пам ти.

7Г-,