SU1691892A1

SU1691892A1 - Буферное запоминающее устройство

Info

Publication number: SU1691892A1
Application number: SU904798155A
Authority: SU
Inventors: Олег Вячеславович Исаев; Валентин Михайлович Константиновский; Александр Анатольевич Мурафетов
Original assignee: Научно-исследовательский электромеханический институт
Priority date: 1990-01-03
Filing date: 1990-01-03
Publication date: 1991-11-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл организации межпроцессорного обмена в многопроцессорных вычислительных системах , а также дл асинхронной св зи приемника (передатчика) информации с ЭВМ. Целью изобретени вл етс расширение области применени устройства за счет обеспечени асинхронного бесконфликтного обмена между источником и приемником информации. Буферное запоминающее устройство содержит триггеры 9-12, элементы И-НЕ 13, 15, элементы И-ИЛИ-НЕ 17. 18, элементы НЕ 1, 2, 8, группы коммутаторов 21, 22, группы магистральных усилителей 25, 26 с соответствующими св з ми. В устройстве осуществл етс одновременна запись и считывание пакетной информации без ограничений на временное расположение циклов записи и считывани , а также многократное считывание старой информации , если не пришла нова , без ограничений на правильность последовательности циклов записи и считывани . 5 ил. С/1 С о о 00 ю

Description

Изобретение относитс к вычислительной технике и может быть использовано дл организации межпроцессорного обмена в многопроцессорных вычислительных системах , а также дл асинхронной св зи приемника (передатчика) информации с ЭВМ.

Целью изобретени вл етс расширение области применени устройства путем обеспечени асинхронного бесконфликтного обмена между источником и приемником информации.

На фиг. 1 представлена структурна схема буферного запоминающего устройства; на фиг. 2-5 - временные диаграммы его работы.

Буферное запоминающее устройство содержит элементы НЕ 1,2, триггер 3, элементы 1/1 4-7, элемент НЕ 8, триггеры 9-12, элемент 1/1-НЕ 13, элемент ИЛИ 14, элемент И-НЕ 15, элемент ИЛИ 16, элементы И- ИЛИ-НЕ 17, 18, счетчики 19, 20 (адреса), группы коммутаторов 21, 22, накопители 23, 24, группы магистральных усилителей 25, 26. Пары элементов 19, 23 и 20, 24 образуют блоки пам ти,

На фиг. 1 обозначены также информационные входы 27 и выходы 28 устройства, вход 29 записи, вход 30 считывани , вход 31 синхронизации записи, вход 32 синхронизации считывани и тактовый вход 33 устройства .

Запоминающее устройство (ЗУ) представл ет собой двухпортовую пам ть типа FIFO, причем по одному порту осуществл етс только запись данных, а по другому - только считывание. Объем информации, передаваемой за один цикл обмена в режимах записи и считывани , одинаков и определ етс прин той в вычислительной системе (ВС) длиной пакета. Особенностью работы устройства в составе ВС вл етс то, что в зависимости от обстановки темп записи/считывани информации мен етс и практически не прив зан к темпу работы ЭВМ (или процессоров) системы. При таком обмене буферное ЗУ должно обладать следующими свойствами:

возможностью одновременной записи и считывани пакетной информации, в том числе не иметь ограничений на временное расположение циклов записи и считывани и их длительность;

возможностью многократного считывани старой информации, если не пришла нова (т.е. не должно быть ограничений на правильность последовательности циклов записи и считывани ).

Буферное ЗУ работает следующим образом .

В исходном состо нии (нулевые сигналы на входе 29 записи и входе 30 считывани ) триггеры 9-12 сигналами тактовой частоты (пр мыми на входе 33 и инверсными с выхода элемента НЕ 8) устанавливаютс в состо ние логического нул , причем с инверсных выходов триггеров 9-12 разрешающие единичные сигналы поступают на соответствующие входы элементов И 4-7.

0 На выходах элементов И-НЕ 13,15 устанавливаютс сигналы логического нул , сбрасывающие счетчики 19, 20 адреса в нулевое состо ние. На выходах элементов И-ИЛИ- НЕ 17,18-логические единицы, коммутато5 ры 21, 22 и магистральные усилители 25, 26 отключены сигналами с инверсных выходов триггеров 9, 11, 10, 12 соответственно. Начальное состо ние триггера 3 не имеет значени (дл определенности примем его

0 нулевым).

При поступлении на вход 29 единичного сигнала записи (фиг. 3) переключаетс в Г элемент И 6, по переднему фронту очередного тактового сигнала на входе 33 пере5 ключаетс в единичное состо ние триггер

11,разреша работу счетчика 20 и коммутаторов 22. Одновременно на входе записи/считывани накопител 24 устанавливаетс потенциал записи. Далее

0 по каждому импульсу записи (фиг. 2) на входе 31 (количество импульсов определ етс длиной передаваемого пакета информации) на выходе элемента И-ИЛИ-НЕ 18 будет формироватьс нулевой импульс выборки

5 кристалла дл накопител 24, инициирующий цикл записи данных во второй блок пам ти, поступающих на входы 27. По заднему фронту импульса выборки кристалла (т.е. по положительному перепаду напр же0 ни ) переключаетс счетчик 20 адреса.

По окончании сигнала записи на входе 29 переключаетс триггер 3, а выход элемента И 6 переключаетс в состо ние логического нул . Очередным импульсом

5 тактовой частоты триггер 11 обнул етс , переключа выход элемента И-НЕ 15 в О, который сбрасывает счетчик 20.

При поступлении на вход 30 единичного сигнала считывани (фиг. 3) переключаетс

0 в 1 элемент И 7, по заднему фронту очередного тактового сигнала на входе 33 переключаетс в единичное состо ние триггер

12,разреша работу счетчика 20 и магистральных усилителей 26. Далее по каждому

5 импульсу считывани (фиг. 2) на входе 32 (количество импульсов определ етс длиной пакета информации) на выходе элемента И-ИЛИ-НЕ 18 будет формироватьс нулевой импульс выборки кристалла дл накопител 24, инициирующий цикл считывани данных, поступающих на выход 28. По заднему фронту импульса выборки кристалла переключаетс счетчик 20 адреса.

По окончании сигнала считывани на входе 30 выход элемента И 7 переключаетс в О, разреша переключение триггера 12 в О по заднему фронту очеред юго тактового сигнала на входе 33 и далее сброс счетчика 20 нулевым выходом элемента И-НЕ 15.

При поступлении следующего сигнала записи на вход 29 запись пакета информации в соответствии с состо нием триггера 3 будет проводитьс аналогично описанному, но в первый блок пам ти.

Пусть темп записи будет меньше, чем темп считывани , и за врем одного запроса на запись возникает несколько запросов на считывание (фиг. 4), расположенных относи тельно записи произвольно. Рассмотрим этот режим.

По сигналу записи на входе 29 и импульсу на входе 33 переключаетс триггер 9, разреша запись в первый блок пам ти. В момент прихода первого сигнала считывани на вход 30 переключаетс элемент И 7 и далее по сигналу с выхода элемента НЕ 8 - триггер 12, разреша считывание старой информации из второго блока пам ти. По окончании считывани триггер 12 возвращаетс в состо ние О. Очередной сиг- нал считывани на входе 30 вновь инициирует считывание из второго блока пам ти.

Если во врем действи второго сигнала считывани сигнал записи заканчиваетс (фиг. 4), то триггер 3 переключаетс в О, запира элемент И 7. Однако сброс триггера 12 по тактовому сигналу не происходит, так как на его входе установки присутствует сигнал логического нул с выхода элемента ИЛИ 16, который снимаетс вместе с сигналом считывани на входе 30. Следующий запрос на считывание свежей информации будет уже адресован к первому блоку пам ти и т.д.

Если во врем считывани -, первого блока пам ти приходит запрос на запись (фиг. 5), то устанавливаетс в 1 триггер 11, иницииру цикл записи новой информации во второй блок пам ти. По окончании сигна- ла записи на входе 29 перебрасываетс в 1 триггер 3, однако сброс триггера 10 из-за переключени в О выхода элемента И 5 не происходит, так как на входе установки триггера 10 присутствует логический нуль. Одновременно с переключением в О триггера 11 на выходе элемента И-НЕ 15 устанавливаетс логический нуль, который сбрасывает счетчик 20 адреса. Если к моменту прихода следующего сигнала записи

считывание из первого блока пам ти еще не закончено (фиг. 5), то запись свежей информации осуществл етс во второй блок пам ти взамен старой.

Claims

Формула изобретени

Буферное запоминающее устройство, содержащее два счетчика, первый триггер, четыре элемента И, два элемента ИЛИ, первый и второй накопители, адресные входы которых соединены с выходами первого и второго счетчиков соответственно, счетные входы которых соединены с входами выборки первого и второго накопителей соответственно , пр мой выход первого триггера соединен с первыми входами первого и четвертого элементов И, а инверсный выход - с первыми входами второго и третьего элементов И, отличающеес тем, что, с целью расширени области применени устройства за счет обеспечени асинхронного бесконфликтного обмена между источником и приемником информации, устройство содержит с второго по п тый триггеры, два элемента И-НЕ, два элемента И-ИЛИ-НЕ, три элемента НЕ, две группы коммутаторов, первую и вторую группы магистральных усилителей, соответствующие выходы которых объединены и вл ютс выходами устройства , информационные входы соединены с выходами первого и второго накопителей соответственно, входы выборки магистральных усилителей первой группы соединены с вторыми входами первого и четвертого элементов И, инверсным выходом третьего триггера, первыми входами первых элементов ИЛИ и И-НЕ, входом записи первого накопител , входами выборки коммутаторов первой группы, выходы которых соединены с соответствующими инфор- мационными входами первого накопител , а информационные входы вл ютс информационными входами устройства и соединены с соответствующими информационными входами коммутаторов второй группы, выходы которых соединены с соответствующими информационными входами второго накопител , вход записи которого соединен с инверсным выходом четвертого триггера, первым входом второго элемента И-НЕ, входами выборки коммутаторов второй группы, третьим входом четвертого элемента И, выход.которого соединен с информационным входом п того триггера, инверсный выход которого соединен с вторыми входами второго и третьего элементов И, вторым входом второго элемента И-НЕ, входами выборки магистральных усилителей второй группы, первым

входом второго элемента ИЛИ, выход которого соединен с входом установки п того триггера, пр мой выход которого соединен с первым входом второго элемента И-ИЛИ- НЕ, выход которого соединен со счетным входом второго счетчика, вход сброса которого соединен с выходом второго элемента И-НЕ, счетный вход второго счетчика соединен с выходом первого элемента И-ИЛИ- НЕ, а вход сброса - с выходом первого элемента И-НЕ, второй вход которого соединен с третьим входом второго элемента И и инверсным выходом второго триггера, пр мой выход которого соединен с первым входом первого элемента И-ИЛИ-НЕ, а информационный вход соединен с выходом первого элемента И, третий вход которого соединен с входом первого элемента ЙЕ и третьим входом третьего элемента И и вл етс входом записи устройства, входом считывани которого вл етс четвертый вход второго элемента И, который соединен с четвертым входом четвертого элемента И и входом второго элемента НЕ, выход которого соединен с вторыми входами второго элемента ИЛИ и первого элемента ИЛИ, выход которого соединен с входом установки третьего триггера, пр мой выход которого соединен с вторым входом первого элемента И-ИЛИ-НЕ, третий вход которого вл етс входом синхронизации записи устройства и соединен с третьим входом второго элемента И-ИЛИ-НЕ, а четвертый вход вл етс входом синхронизации считывани устройства и соединен с четвертым входом второго элемента И-ИЛИ-НЕ, второй вход которого соединен с пр мым выходом четвертого триггера, информационный вход которого соединен с выходом третьего

элемента И, первый вход которого соединен с информационным, входом первого триггера , синхровход которого соединен с выходом первого элемента НЕ, выход третьего элемента НЕ соединен с синхровходами п того триггера и третьего триггера, информационный вход которого соединен с выходом второго элемента И, вход третьего элемента НЕ соединен с синхровходами второго и четвертого триггеров и вл етс тактовым

входом устройства.

3HSFIFOJ

4

фиг.
2. M&,flFQ2

ЗПв FIF01

зп

FIF01

J

FIFOZ

фигА

Фиг. 5