SU1566361A1

SU1566361A1 - Устройство дл обмена данными между процессорами

Info

Publication number: SU1566361A1
Application number: SU884459689A
Authority: SU
Inventors: Сергей Валентинович Редькин; Сергей Борисович Плешаков
Original assignee: Особое конструкторско-технологическое бюро "Парсек" при Тольяттинском политехническом институте
Priority date: 1988-07-13
Filing date: 1988-07-13
Publication date: 1990-05-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных систем. Целью изобретени вл етс повышение надежности системы за счет сокращени объема оборудовани . Поставленна цель достигаетс тем, что в устройстве, содержащем K блоков обмена, каждый блок обмена содержит регистр данных, регистр адреса, блок пам ти, коммутатор адреса, коммутатор данных, три триггера, инвертор, элемент И 19 и одновибратор 20. 2 ил.

Description

ОЭ

до

Изобретение относитс к вычислительной технике и может быть использовано при создании многопроцессорных вычислительных систем.

Цель изобретени повышение надежности систем за счет сокращени объема оборудовани .

На фиг„ 1 изображена блок-схема многопроцессорной системы, частью ко- торой вл етс предлагаемое устройство; на фиг. 2 - схема блока обмена.

Устройство, вход щее в состав многопроцессорной системы (фиг. 1), содержит системную магистраль 1 записи, К локальных магистралей 2 чтени , тактовый вход 3 и К блоков 4 обмена. Кроме того, на фиг. 1 приведены не Вход щие в состав устройства процессоры 5, блоки 6 шинных формировате- лейу блоки 7 основной пам ти и арбитр , 8, .

Блок обмена (фиг. 2) содержит входы/выходы 9 дл подключени к системной и локальной магистрал м, регистр 10 данных, регистр 11 адреса, блок 12 пам ти,, коммутатор 13 адреса, коммутатор 14 данных, триггеры 15 - 17, инвертор 18, элемент И 19, одновиб- ратор 20.

Устройство работает следующим образом . Каждый процессор 5(1) (,2,...,К

многопроцессорной системы может обмениватьс данными в одном из трех режимов: работа с блоком основной пам ти 7 (i)s запись информации в устройство обмена данными и чтение информации из соответствующего блока 4. При этом в системе команд про™ цессоров нет специальных команд обмена , блоки 4 вл ютс равноценной пам тью процессора и отличаютс от основной пам ти только диапазоном адресов , В зависимости от адресной час- ти команды шинный формирователь 6 (i) подключает к процессору 5 (i) либо блок основной пам ти 7 (i), либо системную магистраль 1, либо локальную магистраль 2 (i).

При записи информации в блок 4 . процессор 5 (i) устанавливает на своих выходах адрес чейки блока 4, one- &акд и выдает сигнал записи. Шинный формирователь 6 (i) вырабатывает сигнал запроса обмена и выдает его на вход арбитра 8t который в соответствии с заданной дисциплиной обслуживани запросов обеспечивает очеред

о 5

0

5

ность захвата системной магистрали 1. Если системна магистраль 1 свободна, арбитр 8 выдает ответный сигнал разрешени обмена. По этому сигналу шинный формирователь 6 (i) выдает на системную магистраль 1 адрес, операнд и сигнал записи, которые поступают одновременно на все блоки обмена 4 (I) 4 (К). При этом по одному и тому же адресу во все блоки обмена будет записана одна и та же информаци .

При записи информации в блок обмена 4 адрес чейки пам ти и операнд занос тс соответственно в регистр 11 адреса и в регистр 10 данных по сигналу с выхода триггера 15, который взводитс по приходу сигнала записи . На этом обмен по системной магистрали 1 заканчиваетс . Если при этом не выполн етс чтение по локальной магистрали 2 (i), то тактовым импульсом с выхода инвертора 18 взводитс триггер 16 и посылает сигнал на первый управл ющий вход коммутатора 1 3 адреса, который подключает выход регистра адреса 11 к адресному входу блока 12 пам ти. Тем же сигналом блокируетс триггер 17 и запускаетс одновибратор 20. Импульс с его выхода сбрасывает триггер 15 и инициирует запись операнда с выхода регистра 10 данных в блок 12 пам ти по адресу, занесенному в регистр 11 адреса. Следующим тактовым импульсом триггер 16 сбрасываетс .

Если же в момент записи по системной магистрали выполн лось чтение по локальной магистрали 2 (i), то сигналом с выхода триггера 17 триггер 16 блокируетс и процесс переписи операнда в блок 18 пам ти задерживаетс до окончани цикла чтени . Аналогично цикл чтени не может быть выполнен до окончани цикла записи, если триггер 16 был установлен в блоке обмена 4 (i) раньше сигнала чтени .

В режиме чтени информации из блока обмена 4 (i) процессор 5 (i) выдает в локальную магистраль 2 (i) адрес и сигнал чтени . Если запись операнда уже закончилась, то сигнал на выходе триггера 16 отсутствует и тактовым импульсом с входа 3 блока 4 (i) обмена взводитс триггер 17„ Его выходной сигнал блокирует триггер 16 и поступает на второй управл ющий вхо,ц коммутатора 13 адреса, который подключает второй адресный вход к ад-

51

ресному входу (шока 12 пам ти. Этот же сигнал проходит через элемент И 19 открывает коммутатор 14 данных и поступает на выход разрешени чтени Операнд из выбранной чейки пам ти блока 12 пам ти поступает через коммутатор 14 данных на информационный выход блока 4 (i) обмена и далее в локальную магистраль 2 (i) чтени . По- еле приема операнда процессор 5 (i) сбрасывает сигнал чтени . При этом снимаетс сигнал разрешени чтени и очередным тактовым импульсов сбрасываетс триггер 17.

Claims

Формула изобретени

Устройство дл обмена данными между процессорами, содержащее К блоков обмена, причем первые адресные входы и вход признака чтени i-го (,..., К) блока обмена вл ютс одноименными i-ми входами устройства, выход данных и выход разрешени чтени 1-го блока обмена вл етс одноименными i-ми выходами устройства, отличающеес тем, что, с целью повышени надежности за счет сокращени объема оборудовани , второй адресный вход, вход данных, вход при- знака записи всех блоков обмена через системную магистраль соединены между собой и вл ютс одноименными входами устройства дл подключени процессоров, тактовые входы всех блоков обмена соединены между собой и подключены к тактовому входу устройства , а каждый блок обмена содержит регистр данных, регистр адреса, блок пам ти, коммутатор адреса, коммута- тор данных, три триггера, инвертор, элемент И и одновибратор, выход которого подключен к входу сброса первого

616

триггера и к входу записи блока пам -

i ти, адресный вход которого подключен

к выходу коммутатора адреса, первый и второй информационный входы которо го подключены соответственно к выходу регистра адреса и первому адресному входу блока обмена, второй адресный вход которого подключен к информационному входу регистра адреса, вход записи которого подключен к входу записи регистра данных, к выходу первого триггера и к информационному входу второго триггера, выход которого подключен к входу одновибратора, к входу сброса третьего триггера и к первому управл ющему входу коммутатора адреса, второй управл ющий вход которого подключен к входу сброса второго триггера, к выходу третьего триггера, и к первому входу элемента И, выход которого подключен к входу управлени коммутатора данных и вл етс выходом разрешени чтени блока обмена, вход чтени которого подключен к второму входу элемента Ник информационному входу третьего триггера , тактовый вход которого подключен к тактовому входу блока обмена и к входу инвертора, выход которого подключен к тактовому входу второго триггера, информационней вход блока обмена подключен к информационному входу регистра данных, выход которого подключен к информационному входу блока пам ти, выход которого подключен к информационному входу коммутатора данных, выход которого вл етс информационным выходом блока обмена, вход записи которого подключен к тактовому входу первого триггера, информационный вход которого подключен к уровню логической единицы.

U

Фиг.1