SU1256034A1 - Устройство дл сопр жени двух ЭВМ с общей пам тью - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники, в частности к организации управлени  пам тью и может быть использовано дл  сопр жени  с пам тью в вычислительных комплексах. Целью изобретени   вл етс  повышение быстродействи  устройства за счет обеспечени  возможности одновременной работы двух ЭВЛ1 с общей пам тью. Устройство содержит с первого по восьмой регистры, с первого по четвертый элементы задержки, с первого по восьмой элементы И, блок управлени  общей пам тью , первый, второй дешифраторы и первый, второй элементы ИЛИ. Устройство работает таким образом, что за один цикл обращени  к нему может быть записан или считан массив информации, объем которого не превосходит общей емкости пам ти, при этом возможна одновременна  работа двух ЭВМ. 1 з.п.ф-лы, 3 ил. 1чЭ СП о о CQ

Description

Изобретение относитс  к вычислительной технике, в частности к организации управлени  пам тью, и может быть использовано дл  сопр жени  с пам тью в вычислительных комплексах.

Цель изобретени  - повышение быстродействи  устройства за счет обеспечени  возможности одновременной работы .двух ЭВМ с пам тью.

На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - функциональна  схема пары кольцевых регистров блока формировани  адресов; на фиг. 3 - временные диаграммы работы устройства.

Устройство содержит (фиг. 1) первый 1, четвертый 2, третий 3, и второй 4 регистры, третий 5, четвертый 6, первый 7, и второй 8 элементы задержки, седьмой 9, восьмой 10, п тый 11, шестой 12, первый 13, второй 14, третий 15, четвертый 16 элементы И, первый 17 и второй 18 дешифраторы, первый 19, второй 20 элементы ИЛИ, п тый 21, шестой 22, седьмой 23, восьмой 24 регистры, выход 25 данных записи первой ЭВМ, выход 26 данных записи второй ЭВМ, вход 27 считанных данных первой ЭВМ, вход 28 считанных данных второй ЭВМ, выход 29 синхронизации первой ЭВМ, выход 30 синхронизации второй ЭВМ, выходы 31 и 32 окончани  цикла обмена первой и второй ЭВМ, входы 33, 34 окончани  цикла обмена первой и второй ЭВМ, выходы адреса 35, 36 первой и второй ЭВМ, входы готовности 37, 38 первой и второй ЭВМ, первый, второй выходы а, б адреса чтени  и первый, второй выходы М, Н адреса записи блока управлени  общей пам тью, информационные входы F, G и информационные выходы L, N обш,ей пам ти, с первого по четвертый выходы в, л, д, и блока управлени  общей пам тью, установочные выходы Q, Z первой и второй ЭВМ.

На фиг. 2 изображены кольцевые регистры чтени  1 и записи II состо щие из разр дов III и IV. Каждый элемент регистров содержит первый, второй элементы И 39 и 40, первый, второй элементы задержки 41 и 42, первый триггер 43, третий элемент 44 задержки , третий элемент И 45, второй триггер 46, четвертый элемент И 47. Кроме того, на фиг. 2 представлены первый и второй элементы ИЛИ 48 и 49 и вход синхронизации записи I, синхронизации чтени  К и выходы сигнализации переполнени  Л и QSO. Две пары регистров и И образуют блок формировани  адресов (фиг. 1).

Рассмотрим работу устройства при обращении к не.му одной из ЭВМ. Предположим , что перва  ЭВМ подключена к нечетным шинам, а втора  - к четным. Необходимо передать ин формацию от первой ЭВМ ко второй. Дл  этого информаци  первой ЭВМ должна быть записана в зону пам ти второй ЭВМ по шине F, а считывание осу- плествл тьс  по шине L.

Устройство сопр жени  с пам тью построено по симметричной схеме, поэтому процесс передачи информации от второй ЭВМ к первой будет аналогичным. - Каждой зоне запоминающего устройства (ЗУ) в вычислительной системе присваиваетс  определенный адрес. Дл  обращени  к ЗУ кажда  из ЭВМ должна подать на вход шин 35 и 36 код адреса обращени , который состоит из двух комбинаций: перва  означа0 ет адрес зоны ЗУ, а втора  - режим записи или чтени . Дл  первой ЭВМ в регистр 23 по шине Q заранее заноситс  два кода обращени : первый код - запись в зону ЗУ второй ЭВМ, второй код - чтение из выбранной зоны второй ЭВМ.

5 Пусть код обращени  первой ЭВМ поступит по шине 35 на вход регистра 21 адреса обращени . Дешифратор 17 выдает сигнал в том случае, если код запроса, поступивший по шине 35 совпадает с одним из ко0 дов обращени  регистра 23. При этом по шине 37 по витс  сигнал готовности устройства к работе, а на вход схемы И 9 поступит разрешающий сигнал.

ЭВМ, анализиру  сигнал готовности, подключаетс  на вход щины 29 синхронизации

5 и шины 25 записи. Информаци  (в данном случае рассматриваетс  побайтна  запись) поступает на вход регистра 1 и по синхро- тактам будет записыватьс  по шине F в зоне ЗУ второй ЭВМ.

Управление записью осуществл етс  с

0 помощью блока 50. После каждого такта записи входной регистр 1 сбрасываетс  через элемент 5 задержки.

Организаци  процессов записи и считывани  основана на принципе работы двух взаимосв занных регистров И и I адресов

записи и чтени . На фиг. 2 приведена схема двух взаимосв занных регистров II и I адресов записи и чтени  блока 50. Каждому байту информации соответствует один разр д кольцевого регистра чтени  III и записи IV. Триггер 46 служит дл  запоминани  адреса за- поминающего устройства, к которому должно производитьс  обращение (запись, чтение). Триггер 43 также запоминает адрес ЗУ, но только в VOM случае, когда запись или чтение в этот адрес невозможны, т.е. когда

j этот адрес  вл етс  последним и следующа  запись или чтение приведет либо к потере информаци, либо к повторному ее счи- тыванию. Многовходовые элементы ИЛИ 48 и 49 служат соответственно дл  выдачи сигналов о «пустом или «полном ЗУ.

Q В исходном состо нии все триггеры 46 и 43 разр дов регистров записи IV и чтени  III устанавливаютс  в «О. Дл  выбора начального адреса записи необходимо в i-м разр де регистра записи IV установить триггер 46 в «1, а в соответствующем i-м раз5 р де регистра чтени  III установить в «1 триггер 43. При этом на выходе много- входового элемента ИЛИ 49 будет сигнал, означающий, что ЗУ «пусто.

Информаци , подлежаща  записи, поступает с регистра 1 по шние F одновременно с приходом тактирующих импульсов по шине t. Элемент 47 И i-ro разр да элемента регистра записи разрешит прохождение первого импульса синхросерии по шине б ЗУ. Этот же сигнал через элемент 44 задержки, установит триггер 46 i-ro элемента регистра записи в состо ние «О, а через элемент 39 И i-f-1-го элемента регистра записи, в зависимости от состо ни  триггера 46 i + 1-го разр да элемента регистра чтени , установит в состо ние «1 триггер 46 Ж-го элемента регистра записи, кроме того, этот же сигнал установит триггер 46 i-ro разр да элемента регистра чтени  в «1. Эта установка произойдет через элемент И 45 а через элемент 42 задержки триггер 43 будет установлен в «О.

Таким образом, при поступлении синхросерии «1 «маркер будет двигатьс  по кольцевому регистру II до тех пор, пока не прекрат тс  тактовые импульсы.

Режим окончани  обмена может быть инициирован как самой ЭВМ, так и сигналом о заполнении ЗУ. В первом случае ЭВМ выдает сигнал на шину 31 (фиг. 1) и через элемент ИЛИ 19 произойдет сброс регистра 21 и ответный сигнал будет подан в ЭВМ по щине 33.

Сигнал окончани  режима обмена может вырабатыватьс  и в случае, если «маркер передаетс  от 1-го разр да в i-й разр д регистра записи. Так как чтени  информации из ЗУ не происходило, триггер 46 регистра чтени  находитс  в «Ь, сигнал с i -1-го разр да регистра записи через элемент И 40 установит триггер 43 в «1, и через элемент ИЛИ 49 по шине о будет выдан сигнал о «полном ЗУ.

Процесс чтени  второй ЭВМ может быть осуществлен путем передачи соответствующего кода адреса обращени  по шине 36. В этом случае дешифратор 18 выдает сигнал о разрешении чтени  на элемент И 12 и с помощью регистра 1 будет последовательно считыватьс  вс  информаци , записанна  первой ЭВМ. После каждого такта считывани  регистр 2 сбрасываетс  через элемент 8 задержки. Причем окончание режима обмена может быть инициировано так же, как и в случае режима записи либо самой ЭбМ, либо блоком 50.

Таким образом, за один цикл обращени  к устройству может быть последовательно записан массив информации, объем которой не превосходит емкости ЗУ. Организаци  работы регистров записи и чтени  такова, что возможна одновременна  работа двух ЭВМ, причем асинхронизаци  тактирующих сигналов будет отрабатыватьс  обоими регистрами записи и чтени  таким образом, что исключаетс  порча информации и повторное ее считывание.

Claims (2)

1. Устройство дл  сопр жени  двух ЭВМ с общей пам тью, содержащее с первого по щестой регистры, первый, второй 5 дешифраторы и первый, второй элементы ИЛИ, причем выходы данных записи первой и второй ЭВМ подключены к информационным входам соответственно первого- и второго регистров, входы считанных данных

0 первой и второй ЭВМ подключены к выходам соответственно третьего и четвертого регистров, выходы первого, второго элементов ИЛИ соединены с входами сброса соответственно п того и шестого регистров, выходы которых подключены к первым вхо5 дам соответственно первого и второго дешифраторов , отличающеес  тем, что, с целью повышени  быстродействи  устройства за счет обеспечени  возможности одновременной работы двух ЭВМ с пам тью, в него введены блок формировани  адресов, седь мой, восьмой регистры, с первого по восьмой элементы И и с первого по четвертый элементы задержки, причем первый, второй выходы адреса чтени  и первый, второй выходы адреса записи блока формировани  адресов

5 подключены к одноименным входам общей пам ти, с первого по четвертый выходы переполнени  адресного пол  блока формировани  адресов подключены к первым входам соответственно с первого по четвертый элементов И, выходы и входы окончани  цикла

0 обмена первой и второй ЭВМ подключены соответственно к первым выхода и входам первого, второго элементов ИЛИ, информационные входы с п того по восьмой регистров соединены соответственно с выходом адреса первой ЭВМ, с установочными выхо5 дами первой и второй ЭВМ и с выходом адреса второй ЭВМ, выходы седьмого, восьмого регистров подключены соответственно к вторым входам первого, второго дешифраторов, первые выходы которых соединены соответственно с входами готовности первой, второй ЭВМ, второй выход первого дешифратора подключен к второму входу первого элемента И и к первому входу п того элемента И, второй выход второго дешифратора соединен с вторым входом второго элемента И и с пер5 вым входом шестого элемента И, третий выход первого дешифратора соединен с вторым входом третьего элемента И и с первым входом седьмого элемента И, третий выход второго дешифратора подключен к второму входу четвертого элемента И и к первому входу

0 восьмого элемента И, вторые входы п того и седьмого элементов И подключены к выходу синхронизации первой ЭБМ, вторые входы шестого и восьмого элементов И подключены к выходу синхронизации второй ЭВМ, выходы первого и третьего элемен5 тоБ И подключены соответственно к второму, третьему входам первого элемента ИЛИ, выходы второго и четвертого элементов И подключены соответственно к второму, третьему

0

входам второго элемента ИЛИ, выходы с п того по восьмой элементов И подключены к информационным входам с первого по четвертый блок формировани  адресов и к с первого по четвертый элементов задержки, выходы которых подключены к входам синхронизации соответственно третьего, четвертого , первого и второго регистров, выходы первого и второго регистров подключены к первому и второму входам данных записи общей пам ти, информационные входы третьего и четвертого регистров подключены к первому и второму выходам считанных данных общей пам ти.

2. Устройство по п. 1, отличающеес  , что блок формировани  адресов содержит первый, второй кольцевые регистры адреса записи и первый, второй кольцевые регистры адреса чтени , причем с первого по четвертый информационые входы блока подключены соответственно к информационным входам первого, второго кольцевых регистров адреса чтени  и к входам первого.

J/

3SQ 37 38 Z36 3ttзг

Фиг. 1

второго кольцевых регистров адреса записи , первые выходы первого, второго кольцевых регистров чтени  подключены к первому, второму выходам адреса чтени  блика формировани  адресов, первые выходы первого второго кольцевых регистров адреса записи подключены соответственно к первому, второму выходам адреса записи блока формировани  адресов, вторые выходы первого, второго кольцевых регистров адреса чтени  и вторые выходы первого, второго кольцевых регистров адреса записи соединены соответственно с первого по четвертый выходами переполнени  адресного пол  блока, третьи выходы первого, второго кольцевых регистров адреса записи подключены соответственно к вторым входам второго и первого кольцевых регистров адреса чтени , третьи выходы первого, второго кольцевых регистров адреса чтени  соединены соответственно со вторыми входами второго и первого кольцевых регистров адреса

записи.

с;

NJ

vi