SU1425692A2 - Двухканальное устройство дл сопр жени двух электронно-вычислительных машин - Google Patents
Двухканальное устройство дл сопр жени двух электронно-вычислительных машин Download PDFInfo
- Publication number
- SU1425692A2 SU1425692A2 SU874206428A SU4206428A SU1425692A2 SU 1425692 A2 SU1425692 A2 SU 1425692A2 SU 874206428 A SU874206428 A SU 874206428A SU 4206428 A SU4206428 A SU 4206428A SU 1425692 A2 SU1425692 A2 SU 1425692A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- counter
- information
- elements
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано дл буферизации сообщений при обмене массивами информации между двум электронно-вычислительными машинами. Цель изобретени - уменьшение затрат машинного времени при обмене информацией за счет исключени периодического обращени к буферной пам ти устройства. Устройство 1 дл сопр жени содержит блок 2 пам ти, вторую 3 и первую 4 группы элементов ИЛИ, первый 5 и второй 6 элементы ИЛИ, первый 7-и второй 8 каналы, каждым из которых содержит вторую 9 и первую 10 группы элементов И, информационный вход-выход 11 устройства, первый элемент И 12, элемент ИЛИ 13, второй элемент И 14, вход 15 считывани устройства, вход 16 записи устройства, регистр 17 адреса, дешифратор 18 пол .адресов пам ти, триггер 19, тактовый вход 20 устройства, элемент И-НЕ 21, элемент НЕ 22, третью группу элементов И 23; элемент 24 задержки, управл ющий выход 25, вычитающий счетчик 26, дешифратор адреса счетчика 27, третий элемент И 28, дополнительный 29 триггер, выход 30 запроса прерывани и вход 31 разрешени прерьюа- ни . Перва 32 и втора 33 ЭВМ соединены соответственно с каналами 7 и 8. 1 ил. с сл с
Description
N3
Изобретение относитс к вычислительной технике, может бь1Гь использовано д л буферизации сообщений пр обмене массивами информации между двум электронно-вычислительными машинами (ЭВМ) и вл етс усовершенствованием Известного устройства описанного в авт.св. № 1180906.
Цель изобретени - уменьшение затрат машинного времени при обмене информацией за счет исключени периодического обращени к буферной пам ти устройства..
На чертеже представлена структурна схема устройства.
Устройство 1 щ сопр жени содержит блок 2 пам ти, вторую 3 и первую 4 группы элементов ИЛИ, первый 5 и второй 6 элементы ИЛИ, пер- вьш 7 и второй 8 каналыр каждый из которых содержит.вторую 9 и первую 10 группы элементов И, информационный вход-выход 11 устройства, первый элемент И 12j элемент ИЛИ 13 второй элемент И 14j вход 15 считывани устройства, вход 16 записи устройства, регистр 17 адреса, дешифратор 18 пол адресов пам ти, триггер 19, тактовый вход 20 устройства , элемент И--НЕ 21 элемент НЕ 22, третью группу элементов И 23 элемент 24 задержки, управл ющий выход 255 вычитающий счетчик 26, дешифратор адреса счетчика 27, третий элемент И 28, дополнительный триггер 29J выход 30 запроса прерывани и вход 31 разрешени прерывани Перва 32 и втора 33 ЭВМ соедина- иы соответственно с каналами 7 и 8,
Счетчик 26 представл ет собой вычитающий двоичный счетчик с количеством триггеров, определ емым как двоичный логарифм от объема максимального передаваемого массива, и о управл ющим выходом признака нулевого состо ни , активный уровень синала на котором вырабатываетс при нулевом состо нии всех триггеров счетчика 26.
Дешифратор адреса счетчика 27 представл ет собой схему,, активный уровень сигнала- на выходе которой вырабатываетс при наличии на ее входе адреса счетчика 26,, и может быть построен как схема совпадени ; на одну группу входов которой поступает информаци с регистра 17 ад
5
0
5
0
0
5
0
5
реса а на другой группе входов пе- ремычками установлен адрес счетчика.
Сигнал Разрешени прерывани вырабатываетс ЭВМ, поступает на вход 31 устройства и информирует устройство5, что ЭВМ прин ла запрос на прерывание от устройства 1 дл сопр жени .
Сигнал запроса прерывани на выходе 30 информирует одну ЭВМ, что друга ЭВМ записала в блок, 2 пам ти массив информации.
Описание других устройств и ос- та.пьные особенности устройства при- ведены в описании известного изоб- ретени о
Устройство работает след- тощим образом.
Пусть ЭВМ 32 подготовила массив информации и начинает запись в блок 2 пам ти. Перед записью массива ЭВМ 32 устанавливает на информационных входах-выходах 1t адрес счетчика 26 канала 7. Так как на входе дешифратора адреса счетчика 27 находитс адрес счетчика,, на его выходе имеетс активный зфовень напр жени ,
ЭВМ 32 помещает на информационные входы-выходы 11 данные, которые определ ют число с.)10Е в массиве, и вырабатывает на входе 16 активный сигнал Вывод,: Иа выходе элемента И 28 форг-шруетс активньш уровень, которьй записьшает данные в вычитающий счетчик 26.
После этого начинаетс запись слов массива в блок 2 пам ти. Запись кавдого слова массива происходит следуюимм образом,
ЭВМ 32 в адресной части цикла Вьшод передает на входы-выходы 11 адрес чейки блока 2 пам ти, в которую необходимо записать информа- цию. На входе 20 при этом присутствует высокий потенциал 1 % которьм поступает на тактовые входы регистра 1 7 и триггера 19 канала 7, В регистр 17 производитс запись адреса.
Дешифратор 18 дешифрует адрес и в случае принадлежности его адресному полю блока 2 пам ти вырабатывает сигнал на информационньй вход первого триггера 19, которьм уста навливает первый триггер 19 в 1. Сигнал с выхода первого триггера 19 поступает на первый вход элемента . И-НЕ 21, на втором входе которого присутствует высокий потенциа.л т
3
с выхода элемента И-НЕ 21 канала 8, и вызывает на его выходе по вление сигнала логического О. На выходе элемента НЕ 22 по вл етс разрешающий сигнал 1, который поступает на вторые входы элементов 9,10,12 и 14. После адресной части цикла ЭВМ 32 помещает на входы-выходы 11 данные, которые необходимо записать в блок 2 пам ти, после чего на входе 16 устанавливаетс сигнал Вьшод Так как на втором входе элемента И 14 присутствует сигнал 1, то сигнал Вьгоод через элемент ИЛИ 6 поступает на управл ющий вход блока 2 Запись.
При этом на адресных и информационных входах блока 2 присутствуют соответственно адрес с выхода элементов И 23 через элементы ИЛИ 4 и данные с выхода элементов И 9 через элементы ИЛИ 3, следовательно, происходит операци записи выданных ЭВМ 32 данных по необходимому адресу ..
Одновременно сигнал Вывод поступает на счетный вход счетчика 26, уменьша его содержимое на единицу.
Сигнал Вьшод также поступает через элементы ИЛИ 13 на элемент 24 задержки, с выхода которого через врем tj поступает по выходу 25 в ЭВМ 32, в результате чего сигнал Вывод устанавливаетс в О, снимаютс данные с входов-выходов 11 и устанавливаетс высокий уровень 1 на входе 20,
После записи последнего слова массива в блок 2 пам ти содержимое вычитающего счетчика 26 становитс равньи нулю и на его выходе признак нулевого состо ни по вл етс управл ющий сигнал, который фронтом импульса перебрасывает триггер 29 в состо ние логической 1. Сигнал с выкода триггера 29 поступает на выход 30 запроса прерьшани в ЭВМ 33, сообща ей, что массив записан в блок 2 пам ти. ЭВМ 33, прин в запрос на прерывание, вьщает сигнал разрешени прерывани , который поступает на вход 31, сбрасыва триггер 29 .
После этого ЭВМ 33 начинает считывать содержимое блока 2 пам ти. Операци Ввод аналогична операции Вывод за исключением того, что управл ющий сигнал поступает на вхо
25692 .
15 и через элемент И 12 поступает на вход элемента ИЛИ 5 и с его выхода на управл ющий вход- блока 2 пам ти Считывание. Содержимое чейки пам ти, адрес которой указан на адресных лини х блока 2 пам ти, через элемент И 10 передаетс на ин- формационньй вход-выход 11 устройст10 ва.
Врем считывани массива из блока 2 пам ти известно и равно времени считывани одного слова, умноженному на количество слов. Врем счи15 тывани одного слова из пам ти равно времени записи в блок 2 пам ти и определ етс временем задержки элемента 24 задержки. Осуществив необходимую задержку, ЭВМ 32 может сно20 ва записьшать данные в блок 2 пам ти.
Так как ЭВМ 32 и 33 работают независимо , то они могут одновременно записывать или считьшать данные с разных чеек блока 2 пам ти.
25 Если ЭВМ 33 поместит адрес одной из чеек блока 2 пам ти после того, как он был выдан ЭВМ 32, то сигнал логического О с выхода элемента И-НЕ 21 канала 7 запретит установку
30 на выходе элемента И-НЕ 21 канала
8 сигнала логического О и на выходе элемента НЕ 22 канала В не будет разрещающего потенциала. Поэтому адрес регистра 17 канала 8, данные и сигнал Вывод не дойдут на вход блока 2 пам ти до того времени, пока ЭВМ 32 обращаетс к пам ти.
В случае одновременного обращени ЭВМ 32 и 33 к устройству 1 дл р жени , т.е. одновременного помещени адреса на входы-выходы 11, происходит установление триггеров 19 в 1, запоминание адресов в регистрах 17 и присутствие сигналов Ввод или Вывод на одном из входов соответственно 15 или 16 каналов 7 и 8.
Так как элементы И-НЕ 21 с их взаимными св з ми представл ют собой триггер, то одновременное поступление на их первые входы сигналов 1 с триггеров 19 приводит к неопределенному (непредсказуемому) состо нию выходов элементов И-НЕ 21. Однако это состо ни будет одним из двух: на выходах элемента И-НЕ канала 8 1 или наоборот. Таким образом, работа устройства 1 дл сопр жени в дальнейшем происходит
35
45
50
55
Claims (1)
- аналогично работе, описанной дл1 режима последовательного обращени ЭВМ к устройству дл сопр жени . Формула изобретени Двухканальное устройство дл сопр жени двух электронно-вычислительных машин по авт.св. № 1180906, о т- личающеес тем, что, с целью уменьшени затрат машинного времени при обмене информацией за счет исключени периодического об- рашени к буферной пам ти устройства в каждый канал устройства введены вычитающий счетчик, дешифратор адреса счетчика, третий элемент И и дополнительный триггер, причем инфор- мационньй вход вычитающего счетчика соединен с информационным входомвыходом устройства, вход разрешени записи информации вычитающего счетчика соединен с выходом третьегоэлемента И, первый и второй входы которого соединены с входом записи устройства и с выходом дешифратора адреса счетчика соответственно, вход дешифратора адреса счетчика соединен с выходом регистра адреса, вькод признака нулевого состо ни вьгчитающего счетчика соединен с входом установки дополнительного триггера, выходкоторого вл етс выходом запроса прерывани другого канала, вход сброса дополнительного триггера вл етс входом разрешени прерывани другого канала.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874206428A SU1425692A2 (ru) | 1987-03-03 | 1987-03-03 | Двухканальное устройство дл сопр жени двух электронно-вычислительных машин |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874206428A SU1425692A2 (ru) | 1987-03-03 | 1987-03-03 | Двухканальное устройство дл сопр жени двух электронно-вычислительных машин |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1180906 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1425692A2 true SU1425692A2 (ru) | 1988-09-23 |
Family
ID=21289421
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874206428A SU1425692A2 (ru) | 1987-03-03 | 1987-03-03 | Двухканальное устройство дл сопр жени двух электронно-вычислительных машин |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1425692A2 (ru) |
-
1987
- 1987-03-03 SU SU874206428A patent/SU1425692A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 1180906, кл. G 06 F 13/00, 1985. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR890002330B1 (ko) | 멀티프로세서 시스템 | |
US5265231A (en) | Refresh control arrangement and a method for refreshing a plurality of random access memory banks in a memory system | |
US4145761A (en) | Ram retention during power up and power down | |
EP0022829B1 (en) | Data processing system | |
US5056013A (en) | In-circuit emulator | |
GB1574862A (en) | Data processin systems | |
GB1366401A (en) | Three state logic device with appl'ions | |
JP3039557B2 (ja) | 記憶装置 | |
US4314353A (en) | On chip ram interconnect to MPU bus | |
US5210847A (en) | Noncacheable address random access memory | |
JPS62182862A (ja) | 大容量メモリおよび該大容量メモリを具備するマルチプロセツサシステム | |
US5146572A (en) | Multiple data format interface | |
SU1425692A2 (ru) | Двухканальное устройство дл сопр жени двух электронно-вычислительных машин | |
GB2060943A (en) | Electronic control for timing hammers in impact printers | |
SU1647581A2 (ru) | Двухканальное устройство дл сопр жени двух электронно-вычислительных машин | |
SU1596390A1 (ru) | Устройство буферной пам ти | |
SU1256034A1 (ru) | Устройство дл сопр жени двух ЭВМ с общей пам тью | |
SU760076A1 (ru) | Устройство для сопряжения1 | |
SU1488815A1 (ru) | Устройство для сопряжения источника и приемника информации | |
SU455345A1 (ru) | Устройство дл обмена информацией между внешними устройствами и основной пам тью электронной вычислительной машины | |
SU750490A1 (ru) | Устройство управлени доступом к общей пам ти | |
JPS56153437A (en) | Storage device of received data for coupling of electronic computer | |
SU1543410A1 (ru) | Устройство доступа к общей пам ти | |
SU1515165A1 (ru) | Устройство дл сопр жени ЭВМ с внешним устройством | |
SU1444800A1 (ru) | Устройство дл сопр жени процессоров через общую пам ть в многопроцессорной системе |