SU1647581A2 - Двухканальное устройство дл сопр жени двух электронно-вычислительных машин - Google Patents

Двухканальное устройство дл сопр жени двух электронно-вычислительных машин Download PDF

Info

Publication number
SU1647581A2
SU1647581A2 SU894672687A SU4672687A SU1647581A2 SU 1647581 A2 SU1647581 A2 SU 1647581A2 SU 894672687 A SU894672687 A SU 894672687A SU 4672687 A SU4672687 A SU 4672687A SU 1647581 A2 SU1647581 A2 SU 1647581A2
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
channel
computer
inputs
Prior art date
Application number
SU894672687A
Other languages
English (en)
Inventor
Владимир Анатольевич Ойкин
Станислав Яковлевич Яценко
Евгений Николаевич Власенко
Original Assignee
Предприятие П/Я М-5156
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я М-5156 filed Critical Предприятие П/Я М-5156
Priority to SU894672687A priority Critical patent/SU1647581A2/ru
Application granted granted Critical
Publication of SU1647581A2 publication Critical patent/SU1647581A2/ru

Links

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  буферизации сообщений при обмене массивами информации между двум  электронно-вычислительными ма- шинами (ЭВМ) и  вл етс  усовершенствованием устройства по авт.св. № 1180906. Целью изобретени   вл етс  сокращение затрат машинного времени при обмене информацией за счет исключени  периодического обращени  к буферной пам ти устройства„ Цель достигаетс  тем, что в устройство, содержащее блок пам ти, две группы элементов ИЛИ, два элемента ИЛИ, два канала, каждый из которых включает дешифратор адреса, триггер, регистр адреса, элемент И-НЕ, элемент НЕ, два элемента И, три группы элементов И, элемент ИЛИ и элемент задержки , введены в каждый канал два вычитающих счетчика, два триггера, Q третий элемент И и дешифратор адреса счетчика, 2 ил S

Description

Изобретение относитс  к вычислительной технике, может быть использовано дл  буферизации сообщений при обмене массивами информации между двум  электронно-вычислительными машинами (ЭВМ) н  вл етс  усовершенствованием устройства по авт.св. 11 80906.
Целью изобретени   вл етс  сокращение затрат машинного времени при обмене информацией за счет исключени  периодического обращени  к буферной пам ти устройства.
На фиг. представлена функциональна  схема устройства дл  сопр жени ; на фиг.2 - функциональна  схема канала .
Устройство 1 дл  сопр жени  двух ЭВМ (фиг. 1) содержит блок 2 пам ти, первую 3 и вторую 4 группы элементов ИЛИ, первый 5 и второй 6 элементы ИЛИ, первый 7 и второй 8 каналы . Перва  9 и втора  40 ЭВМ соединены соответственно с каналами 7 и 8. Кроме того, устройство 1 дл  сопр жени  имеет выход 11 и вход 1 2 запрета, выход J3 адреса, выход 14 и вход 15 данных, выход 16 Вывод , выход 17 Ввод, вход 18 Разрешение прерывани , выход 19 Запрос прерывани , вход 20 СИ, вход 21 Вывод, информационные входы-вы ходы 22, вход 23 Ввод, выход 24 управлени , выход 25 прерывани .
4
Первый 7 и второй 8 каналы (фиг.2) содержат первый 26, второй 27 и третий 28 элементы И, первую 29, вторую 30 и третью 3J группы элементов И, дешифратор 32 адреса, регистр 33 адреса, первый 34 и второй 35 триггера, элемент 36 задержки элемент ИЛИ 37, элемент И-НЕ 38, элемент НЕ 39, первый вычитающий счетчик 40, дешифратор 4J адреса счетчика, второй вычитающий счетчик 42, третий триггер 43.
Блок 2 пам ти представл ет собой оперативное запоминающее устройство емкостью 4-32 К 16-разр дных слов, выполненное на интегральных микросхемах , обеспечивающих врем  обращени  к запоминающему устройству пор дка I мкс,
Дешифратор 32 адреса предназначен дл  дешифрации группы адресов, соответствующих адресному полю блока 2 пам ти, выдел емых программно из общего адресного пространства ЭВМ 9 и 10, и представл ет собой обычную схему дешифрации двоичного кода в позиционный, в которой сигнал на выходе каждой из шин, объединенных в дальнейшем через элемент ИЛИ, соответствует одной или нескольким комбинаци м двоичного кода на входе.
Регистр 33 адреса предназначен дл  хранени  адреса  чейки блока 2 пам ти в пределах одного цикла обращени  ЭВМ 9 и 10 к устройству 1 сопр жени . Регистр 33 состоит из D- триггеров, информационные входы которых  вл ютс  информационными входами регистра, а тактовые, соединен- ные вместе,- тактовыми входами. Количество D-триггеров регистра определ етс  количеством разр дов двоичного слова ЭВМ, которое обычно равно 16
Функции синхронизации при переда- че адреса и приеме-передаче данных выполн ют сигналы управлени , поступающие от ЭВМ на входы 20, 21. Сигнал синхронизации на вход 20 устройства 1 вырабатываетс  ЭВМ. Перед- ний отрицательный фронт этого сигнала означает, что адрес находитс  на линии 22„ Сигнал на входе 20 сохран ет активный уровень до окончани  цикла обращени  ЭВМ к устройству J.
Сигнал Ввод вырабатываетс  ЭВМ, поступает на вход 23 во врем  действи  сигнала на входе 20 и означает, что ЭВМ готова прин ть данные от
0
Q
5 Q v
5
блока 2 пам ти при операции Считывание ,,
Сигнал Вывод вырабатываетс  ЭВМ, поступает на вход 24 во врем  действи  сигнала на входе 20 и означает , что на линии 22 помещены данные дл  записи в блок 2 пам ти при операции Запись.
Сигнал на выходе 24 информирует ЭВМ о том, что данные установлены или прин ты с линии устройством 1, и формируетс  путем подачи сигналов Ввод или Вывод на элемент 36 задержкио
Длительность задержки определ етс  временем обращени  к блоку 2 пам ти , поскольку наличие сигнала ка входе 24 сигнализирует о завершении операции ввода-вывода
Счетчики 40, 42 представл ют собой вычитающий двоичный счетчик с количеством триггеров, определ емым как двоичный логарифм от объема максимального передаваемого массива, и с управл ющим выходом признака нулевого состо ни , активный уровень сигнала на котором вырабатываетс  при нулевом состо нии всех триггеров счетчика.
Дешифратор 41 адреса счетчика представл ет собой схему, активный уровень сигнала на выходе которой вырабатываетс  при наличии на ее входе адреса счетчиков 40 и 42, и может быть построен как схема совпадени , на одну группу входов которой поступает информаци  с регистра 33 адреса, а на другой группе входов перемычками установлен адрес счетчика.
Сигнал Разрешение прерывани  вырабатываетс  ЭВМ, поступает на вход 18 устройства и информирует устройство , что ЭВМ прин ла запрос на прерывание от устройства I дл  сопр жени .
Сигнал запроса прерывани  на выходе 19 Информирует одну ЭВМ, что друга  ЭВМ записала в блок 2 пам ти массив информации, Сигнал запрета записи на выходе 25 информирует ЭВМ, что в блоке 2 пам ти записан и еще не считан массив информациио
Устройство работает следующим образом
Пусть перва  ЭВМ 9 подготовила массив информации и начинает запись s блок 2 пам ти Перед записью маесива ЭВМ 9 устанавливает на информа- ционных входах-выходах адрес счетчика 40 канала 7, Так как на входе дешифратора адреса счетчика 41 находитс  адрес счетчика, на его выходе имеетс  активный уровень напр жени , ЭВМ 9 помещает на информационные входы-выходы 22 данные, которые определ ют число слов в массиве и вырабатывают на входе 2-1 активный сигнал Вывод. На выходе элемента И 28 формируетс  активный уровень, который записывает данные в вычитающие счетчики 40-и 42. После этого начинаетс  запись слов массива в блок 2 пам ти
Запись каждого слова массива про- .исходит следующим о-бразом0
ЭВМ 9 в адресной части цикла Вывод передает на входы-выходы 22 адрес  чейки блока 2 пам ти, в которую необходимо записать информацию. На входе 20 СИ при этом присутствует высокий потенциал 1, который поступает на тактовые входы регистра 33 и триггера 34 канала 7. В регистр 33 записываетс  адрес. Дешифратор 32 дешифрирует адрес и в случае принадлежности его адресному полю блока 2 пам ти вырабатывает сигнал на информационный вход первого триггера 34, который устанавливает первый триггер 34 в 1 . Сигнал с выхода первого триггера 34 поступает на первый вход элемента И-НЕ 38, на втором входе которого присутствует высокий потенциал 1 с входа Запрет (с выхода элемента И-НЕ 38 канала 8), и вызывает на его выходе по вление сигнала логического О. На выходе элемента НЕ 39 по вл етс  разрешающий сигнал 1, которьй поступает на вторые входы элементов 26, 27, 29, 30 и первые входы 14 элементов. После адресной части цикла ЭВМ 9 помещает на входы-выходы 22 данные, которые необходимо записать в блок 2 пам ти , после чего на входе 21 устанавливаетс  сигнал Вывод. Так как на втором входе элемента И 26 присутствует сигнал I, то на его выходе сигнал Вывод через элемент ИЛИ 5 поступает на управл ющий вход блока 2 Запись. При этом на адресных и информационных входах блока 2 присутствует соответственно адрес с выхода адреса 13 через элемент ИЛИ 3 и
0
5
0
данные с выхода 14 через элемент ИЛИ 4, следовательно происходит операци  записи выданных ЭВМ 9 данных по необходимому адресу. Одновременно сигнал поступает на счетный вход счетчика 40, уменьша  его содержимое на единицу„
Сигнал Вывод поступает также через элемент ИЛИ 37 на элемент 36 задержки , с выхода которого через врем  задержки поступает по входу управлени  24 на ЭВМ 9, в результате чего сигнал Вывод устанавливаетс  в О, снимаютс  данные с входов- выходов 22 и устанавливаетс  высокий потенциал на входе 20 СИ.
После записи последнего слова массива в блок 2 пам ти содержимое счетчика 40 становитс  равным нулю, и на его выходе признака нулевого состо ни  по вл етс  управл ющий сигнал , который фронтом импульса перебрасывает триггера 35, 43 в состо ние логической 1. Сигнал с выхода триггера 35 поступает на выход 19 Запрос прерывани  ЭВМ 10, сообща  ей, что массив записан в блок 2 пам ти. Сигнал с выхода триггера 43 поступает на выход 12 ЭВМ 9, сообща  ей, что в блоке 2 пам ти находитс  несчитанна  информаци . ЭВМ 10. прин в запрос на прерывание, выдает сигнал разрешени  прерывани , который поступает на вход 18,и далее на вход вычитающего счетчика 42, уменьша  его содержимое на единицу. ЭВМ 10 производит цикл Ввод, в котором из блока 2 считываетс  одно слово Опе- 0 раци  Ввод аналогична операции Вывод за исключением того, что управл ющийсигнал Ввод поступает на вход элемента ИЛИ бис его выхода на управл ющий вход блока 2 пам ти о
5
0
5
5
0
5
Содержимое  чейки пам ти, адрес которой указан на адресных лини х блока 2 пам ти, по входу 15 данных и далее через элемент 29 передаетс  на информационный вход-выход 22 устройства После считывани  всего массива содержимое счетчика 42 становитс  равным нулю и на его выходе признака нулевого состо ни  по вл етс  управл ющий сигнал, который фронтом импульса перебрасывает триггеры 35, 43 в состо ние логического О. При этом ЭВМ 9 и 10 получают информацию
о том, что весь массив из блока 2 пам ти считан. ЭВМ 10 заканчивает ре- жим Ввод, ЭВМ 9 или 10 может производить запись информации в блок 2 пам ти.
Если ЭВМ 10 поместит адрес одной из  чеек блока 2 пам ти после того, как он был вьщан ЭВМ 9, то сигнал логического О с выхода 1J запрета элемента канала 7 запретит по входу 12 запрета установку на выходе элемента 38 И-НЕ канала 8 сигнала логического О, и на выходе элемента НЕ 39 канала 8 не будет разрешающего сигналао Поэтому исключаетс  одновременное обращение двух ЭВМ к блоку 2 пам ти
В случае одновременного, обращени  ЭВМ 9, 10 к устройству 1 дл  сопр жени , то есть одновременного помещени  адреса на входы-выходы 22, происходит установление триггеров 34 в J, запоминание адресов в регистрах 33 и присутствие сигналов Ввод или Вывод на одном из входов соответственно каналов 7 и 8„
Так как элементы И-НЕ 38 с их взаимными св з ми представл ют собой триггера, то одновременное поступпе- |ние на их первые входы сигналов 1, ic триггеров 34 приводит к неопреде-: ленному (непредсказуемому) состо нию входов элементов И-НЕ 38. Однако это состо ние будет одним из двух: на выходах элемента И-НЕ канала 8 формируетс  1 или наоборот. Работа устройства 1 дл  сопр жени  в дальнейшем происходит аналогично работе, описанной дл  режима последователь .ч
0
5
0 5 0
ного обращени  ЭВМ к устройству дл  сопр жени .

Claims (1)

  1. Формула изобретени 
    Двухканальное устройство дл  сопр жени  двух электронно-вычислительных машин по авт.св. № 1480906, отличающеес  тем, что, с целью сокращени  затрат машинного времени при обмене информацией за счет исключени  периодического обращени  к буферной пам ти устройства, в каждый канал устройства введены два вычитающих счетчика, второй и третий триггера, дешифратор адреса счетчика и третий элемент И, причем первый и второй входы третьего элемента И подключены соответственно к входу записи устройства и через дешифратор адреса счетчика - к выходу регистра адреса, выход третьего элемента И соединен с входами разрешени  записи первого и второго вычитающих счетчиков, информационные входы которых соединены с информационным входом-выходом канала, а выходы переноса подключены соответственно к установочным и сбросовым входам второго и третьего триггеров, выход первого элемента И соединен с вычитающим входом первого вычитающего счетчика , выход третьего триггера  вл етс  выходом прерывани  канала, выход второго триггера каждого канала  вл етс  выходом запроса прерывани  к другой ЭВМ устройства, вычитающий вход второго вычитающего счетчика каждого канала соединен с выходом разрешени  прерывани  другого канала.
    М
    сО
    Ј
SU894672687A 1989-04-04 1989-04-04 Двухканальное устройство дл сопр жени двух электронно-вычислительных машин SU1647581A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894672687A SU1647581A2 (ru) 1989-04-04 1989-04-04 Двухканальное устройство дл сопр жени двух электронно-вычислительных машин

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894672687A SU1647581A2 (ru) 1989-04-04 1989-04-04 Двухканальное устройство дл сопр жени двух электронно-вычислительных машин

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU1180906 Addition

Publications (1)

Publication Number Publication Date
SU1647581A2 true SU1647581A2 (ru) 1991-05-07

Family

ID=21438914

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894672687A SU1647581A2 (ru) 1989-04-04 1989-04-04 Двухканальное устройство дл сопр жени двух электронно-вычислительных машин

Country Status (1)

Country Link
SU (1) SU1647581A2 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1180906, кл„ G 06 F 13/00, 1984. *

Similar Documents

Publication Publication Date Title
US6173349B1 (en) Shared bus system with transaction and destination ID
KR890002330B1 (ko) 멀티프로세서 시스템
US4158227A (en) Paged memory mapping with elimination of recurrent decoding
CN100568187C (zh) 一种用于对调试消息进行掩码的方法和装置
US6883053B2 (en) Data transfer control circuit with interrupt status register
CA2468797A1 (en) Supercharge message exchanger
SU1647581A2 (ru) Двухканальное устройство дл сопр жени двух электронно-вычислительных машин
GB2060943A (en) Electronic control for timing hammers in impact printers
SU1425692A2 (ru) Двухканальное устройство дл сопр жени двух электронно-вычислительных машин
US3618028A (en) Local storage facility
US6742073B1 (en) Bus controller technique to control N buses
SU1587518A1 (ru) Устройство дл сопр жени процессора с группой блоков пам ти
SU1481780A1 (ru) Двухканальное устройство дл сопр жени двух электронно-вычислительных машин
SU1180906A1 (ru) Двухканальное устройство дл сопр жени двух электронно-вычислительных машин
SU760076A1 (ru) Устройство для сопряжения1
SU1256034A1 (ru) Устройство дл сопр жени двух ЭВМ с общей пам тью
SU1591030A2 (ru) Устройство для сопряжения двух электронно-вычислительных машин
SU1278872A1 (ru) Устройство дл обмена информацией
SU1515165A1 (ru) Устройство дл сопр жени ЭВМ с внешним устройством
SU1596390A1 (ru) Устройство буферной пам ти
SU1156080A1 (ru) Двухпортовое устройство сопр жени в вычислительной системе
SU1444800A1 (ru) Устройство дл сопр жени процессоров через общую пам ть в многопроцессорной системе
RU34264U1 (ru) Устройство ввода-вывода дискретных данных
SU1679497A1 (ru) Устройство дл объема информацией между ЭВМ и периферийными устройствами
RU2006924C1 (ru) Устройство для ввода-вывода информации