SU1587518A1 - Устройство дл сопр жени процессора с группой блоков пам ти - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении цифровых систем обработки данных и цифровых управл ющих систем на основе микроЭВМ. Цель изобретени  - повышение быстродействи  при считывании информации процессором из группы блоков пам ти. Дл  этого в устройство, содержащее группу буферных регистров данных, группу регистров управлени  блоками пам ти, блок дешифрации адресов и команд, регистр адреса, узел канальных приемопередатчиков и триггер, введена группа счетчиков адреса  чеек пам ти. Устройство обеспечивает работу сопр гаемых блоков пам ти в режимах записи, чтени , хранени , а также стирани  под управлением процессоров. Дл  этого устройство в течение циклов чтени , записи или стирани  хранит адреса, данные и команды блоков пам ти, которые устанавливаютс  прогрыммным путем. Введение счетчиков адреса  чеек пам ти позвол ет повысить быстродействие при считывании информации процессором из группы блоков пам ти за счет автоматической смены адреса группы блоков пам ти на следующий после завершени  цикла считывани  информационного слова из группы блоков пам ти. 2 табл., 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении цифровых .систем обработки данных и цифровых управл ющих систем на основе микроЭВМ.

Цель изобретени  - повышение быстродействи  устройства при считывании информации из блоков пам ти группы.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 и 3 - функциональные схемы блока управлени  и бу- ферного регистра данных.

Устройство 1 (фиг. 1) содержит блок 2 управлени , буферные регистры 3 (буферы) данных и счетчики 4 адреса  чеек пам ти. Устройство св зано с группой 5 блоков 6 пам ти. Св зь устройства с процессором осуществл етс  через магистраль процессора (не показан ) .

Устройство 2 управлени  (фиг. 2) содержит канальные приемопередатчики 7, регистр 8 адреса (устройства), дешифратор 9 адресов функтщональных узСП

эо У1

30

лов, дешифратор 10 адреса устройства, дешифратор 11 управл ющих сигналов, дешифратор 12 регистров команд управлени  блоками пам ти, триггер 13, ре- гистры 14 команд управлени  блоками пам ти, два дешифратора 15.1 и 15.2 буферов данных, дешифратор 16 формиро вател  адреса  чеек пам ти. Дешифра- :Торы 9-12, 15 и 16 образуют блок де- шифрации адресов и команд.

Каждый буферный регистр 3 данных (фиг. 3) состоит из регистра 17 данных , имеющего информационные выходы на три состо ни , и передатчика 18 I данных, имекщего информационные выходы на три состо ни , информационные входы н вход разрешени  передачи, при этом информационные входы регистра 17 данных соединены с информационными выходами передатчика 18 данных и образуют первый информационный вход-выход буферного регистра 3 данных,.а инфор- мационные выходы регистра 17 данных соединены с информационными входами передатчика 18 данных и образуют второй информационный вход-выход буферного регистра 3 данных.

Устройство также содержит шины 19 адреса - данных устройства, вько д 20 триггера, линии 21 - 23 второй, третьей и четвертой групп выходов блока дешифрации адресов и команд и линии 24 группы выходов регистров 14.

Работу устройства 1 рассмотрим на примере сопр жени  группы 5 блоков пам ти с процессором, который обмениваетс  с пам тью программ и данных и с внешними устройствами (ВУ) через магистраль . В этой магистрали дл  пере-

дачи адреса и данных используетс 

ОДИН набор линий АДОО,...,АД15. Адресное пространство процессора может быть расширено за счет введени  до восьми дополнительных линий адреса А16,..., ,..,А23. Предполагаетс , что устройство предйазначено дл  работы в адресном пространстве внешних устройств процессора, поэтому в дальнейшем адрес , передаваемый по лини м магистра- ли А16,...,А23, а также АД13,...,АД15 при рассмотрении работы не учитывает- сЯо Это св зано с тем, что в магист- ,рали имеетс  лини  адресации ВУ, котора  активируетс  при обращении, к внешним устройствам тогда, когда сигналы адреса на лини х АД13,...,АД15, А16,...,А23 равны Лог. 1.

- е

5 0 5

0

-

5

Соответствие сигналов управлени  магистрали и предлагаемого устройства приведены в табл. 1.

Пусть дл  управлени  одний блоком 6 пам ти будет достаточно двух управл ющих линий YO и Y1, с помощью которых можно передать четыре команды (табл. 2).

f .

Наличие в устройстве 1 буферов 3 данных, счетчиков 4 и регистров 14 позвол ет согласовать форматы данных процессора и блоков пам ти и в то же самое врем  сжать адресное пространство группы блоков 6 пам ти до нескольких адресов в адресном пространстве процессора.

Рассмотрим работу устройства в режимах записи информации в блоки 6 пам ти и,режиме чтени  информации из Блока 6 пам ти.

Исходное состо ние: при включении источника питани  процессор вырабатывает магистральный, сигнал УСТ (Сброс), который обнул ет триггер 13, регистры 14 и счетчики 4. Б этом случае по лини м управлени  всех блоков 6 пам ти пересылаетс  код 00, поэтому работа всех блоков 6 пам ти запрещена. Входы-выходы буферов 3 наход тс  с высокоимпедансном состо нии , так как сигналы с выхода триггера 13 и выходов дешифратора 15.2 пассивны (равны Лог. О).

Начало циклов обмена Ввод и Вывод выполн етс  одинаковым образом. Процессор на магистрали выставл ет адрес и сигнал ВУ, если идет обращение к внешнему устройству. Приемо- передатчики 7 узла наход тс  в режиме передачи данных с магистрали процессора на внутреннюю магистраль устройства , поэтому адрес с магистрали процессора поступает на входы регистра 8 адреса, при этом на старший разр дный вход этого регистра поступает сигнал ВУ. После установлени  адреса процессор устанавливает на магистрали сигнал ОБК, который поступает на синхровход регистра 8 адреса, этим самым адрес с магистрали запоминаетс  в регистре 8 на врем  действи  сигнала от процессора ОБМ. Информаци  с выхода регистра 8 поступает на вход дешифратора 10. Если процессор адресуетс  к одному из функциональных узлов устронстна, триггеру 13, к одному из регистров 14, к одному из буферов 3 или к одному из счетчиков 4, то на выходе дешифратора 10 по вл етс  сигнал , разрешающий работу дешифратору 11 и дешифратору 9. Так как с выхода регистра 8 на информационные входы дешифратора 9 поступает код адреса одного из функциональных узлов, то один из выходов этого депифратора активируетс  и тем самым разрепиет работу одному из функциональных узлов (триггеру 13 или одному из дешифраторов 12, 15.1, 15.2, 16). На этом адресна  часть 1щкла любого обмена завершаетс  .

Цикл Вывод. В этом цикле процессор после установки на магистрали сигнала ОБМ снимает с магистрали адрес и выставл ет данные, предназначенные дл  вывода на магистраль. Эти данные через приемопередатчики 7 поступают на информационные входы функцирналь- ных узлов: триггера 13, регистров 14, . буферов 3 данных и счетчиков 4. После установлени  данных на магистрали процессор выставл ет сигнал ДЗП, который дл  устройства 1  вл етс  си г налом Вывод устройства 1. Этот сигнал поступает на вход дешифратора 11 управл ющих сигналов, так как работа этого дешифратора разрешена сигналом от дешифратора 10 адреса устройства, то на его выходе по вл етс  сигнал Ответ устройства 1. Кроме того, сигнал Вывод поступает на стробиру- ющий вход триггера 13 и входы разреше ни  дешифраторов 12,15.1 и 16.1. При этом если у дешифратора 9 активирован выход разрешени  триггера 13, то запись информации происходит в этот триггер (на его выходе по вл етс  Лог. О или Лог. 1), если активирован один из выходов разрешени  дешифраторов 12, 15.1, 16,то строб записи по вл етс  на одном из выходов выбранного дешифратора 12, 15.1,16, причем выбор выхода зависит от кода адреса на информационньк входах этого дешифратора, который поступает на информационные входы по группе младших разр дов адреса регистра 8 адреса. Этот строб записи заносит информацию от процессора в соответствукщий регистр или регистр 1 7 буфера данных. Процессор, получив сигнал Ответ, снимает сигнал ДЗД, устройство снимает сигнал Ответ, так как сигнал

5

Вывод устройства сн т, процессор снимает данные с магистрали и сигнал ОБМ. На этом luiKn обмена Вывод заканчиваетс .

Цикл Ввод. В этом цикле процессор после установки в активное состо ние сигнала ОБМ освобо щает магистраль адреса данных и выставл ет сиг0 нал ДЧТ, который дл  устройства 1  вл етс  сигналом Ввод. Хот  в этом цикле может быть адресаци  к любому из регистров устройства, то считываютс  действительные данные только в

5 том случае, если идет обращение к одному из буферов 3 данных. Рассмотрим этот случай. На входы разрешени  дешифратора 15.2 поступают сигналы от дешифратора 9 и сигнал Ввод. При

0 этом активируетс  тот выход дешифратора 15.2, код адреса которого находитс  на информационном входе этого дешифратора о Сигналом с активированного выхода дешифратора 15.2 разрешаетс  передача информации с магистрали данных блоков 6 пам ти через соответ- ствукишй буфер 3 данных на входы узла канальных приемопередатчиков 7. В это же врем  сигнал Ввод поступает

0 на вход дешифратора 11 управл ющих сигналов, работа которого разрешена сигналом с выхода дешифратора 10 адреса устройства. Поэтому на выходе дешифратора 11 по вл етс  сигнал 0т5 ват и сигнал считывани  канальных

приемопередатчиков 7 узла, которые пе- реключаютс  на передачу информации с шин 19 на информационный вход-выход устройства 1. Данные с выхода одного

0 из буферов 3 данных (тем самым с части магистрали данных блоков 6 пам ти) транслируютс  на магистраль процессора . Процессор, получив сигнал Ответ от устройства 1, считывает данные и

5 снимает сигнал ДЧТ, а тем самым и сигнал Ввод с магистрали. Далее устройство 1 снимает сигнал Ответ, канальные приемопередатчики 7 узла переключаютс  в исходное состо ние, прек0 ращаетс  передача информации через буфер 3 данных. Процессор снимает сигнал ОБМ и на этом цикл обмена Ввод заканчиваетс .

После считывани  данных из старшего буфера 3 данных при сн тии сигна5

ла ДЧТ процессором по срезу сигнала , подаваемого на счетный вход нулевого счетчика 4 с последнего выхода второго дешифратора 15.2, Происходит

изменение адреса в магистрали адреса группы 5 блоков пам ти на единицу, при этом выбранный дл  считывани  блок 6 пам ти автоматически подготав- ливаетс  дл  считывани  следующего информационного слова, снима  необходимость в программной предустановке адреса на магистрали адреса блоков 6 пам ти перед считыванием очередного информационного слова. Это также обеспечивает возможность проверки., считыванием после каждого цикла запи си.

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  процессора с группой блоков пам ти, содержащее узел канальных приемоперёдатчи- ков, первый вход-выход которого  вл етс  входом-выходом устройства дл  подключени  к адресно-информадаонным воинам магистрали процессора,, регистр Адреса, триггер и группу регистров ко манд управле ш ,информационные входы которых подключены к второму входу-выходу узла канальных приемопередатчикой и первым информационным входам-выходам буферных регистров данных группы, вторые информационные входы-выходы которых образуют магистраль данных устройства дл  подключени  к информационным входам-выходам блоков пам ти группы, и блок дешифрации адресов и команд, информацйонньй вход которого подключен к выходу регистра адреса, а нхровход и информационный вход стар aiei- o разр да которого  вл ютс  соот- ветствукшщми входами устройства дл  подключени  к шинам синхронизации активного устройства и выбора внешнего устройства магистрали процессора, первый выход и первый,второй входы синхронизации блока дешифрации адре- сов и команд  вл ютс  соответствующими выходом и входами устройства дл  подключени  к шинам ответа, синхронизации ввода и вывода магистрали проп цессора, синхровход триггера соединен с входом устройства дл  подключени 

   к шине синхронизации вывода магистрали процессора, а вход сброса  вл етс  входом устройства дл  подключени  к шине сброса магистрали процессора и соединен с входами сброса регистров команд управлени  группы, синхровходы которык соединены с первой группой выходов блока дешифрации адресов и команд, втора  и треть  группы выходов , второй и третий выходы которого соединены соответственно с входами записи данных, входами разрешени  передачи данных буферных регистров дан- Hbix группы, входом считьгоание узла канальных приемопередатчиков и входом записи триггера, выходом подключенного к входам разрешени  чтени  буферных регистров данных группы, выходц регистров команд управлени  группы образуют группу выходов устройства дл  подключени  к входам задани  режима соответствующих блоков пам ти группы, отличающеес  тем, что, с целью повышени  быстродействи  устройства при считьшании информации из блоков пам ти группы, в него введена группа счетчиков адреса  чеек пам ти, причем второй вход-выход узла канальных приемопередатчиков соединен с ин- формахщонными входами счетчиков адреса  чеек пам ти группы, входы записи которых подключены к четвертой группе выходов блока дешифрации адресов и команд, а выходы образуют выходную магистраль адреса устройства дл  подключени  к адресным входам блоков пам ти группы, выход переноса каждого счетчика адреса  чеек пам ти группы, кроме последнего, соединен со счетным входом последунмцего счетчика адреса  чеек пам ти группы, счетный вход младшего счетчика адреса  чеек пам ти группы соединен с выходом старшего разр да третьей группы выходов блока дешифрахщи адресов и команд, входы сброса счетчиков адреса  чеек пам ти .группы соединены с входом устройства дл  подключени  к шине сброса магистрали процессора,

   Таблица 1

   Сброс Процессор

   Синхровход Процессор

   Ввод Процессор

   Вывод Процессор

   Выборка Процессор устройств

   Ответ Устройство сопр жени  или ВУ

   О Невыбор блока пам ти (запрет блока пам ти)

   1 Чтение информации ид блока пам ти

   О Запись информации в блок пам ти

   1 Стирание информации - дл  блоков пам ти на основе ППЗУ с электрическим стиранием и записью информации

   Запрет блока пам ти - дл  блоков пам ти

   на основе ППЗУ с электрической записью и ультрафиолетовым стиранием информации

   Установка в исходное состо ние Фронт сигнала - признак достоверности адреса,срез - конец обмена Вьшолн етс  цикл ввода данных в процессор

   Выполн етс  цикл вывода данных из процессора Служит признаком обращени  к регистрам внешних устройств

   Информирует процессор о том, что данные прин тые (цикл- вывод) или данные установлены на лини х АД15,....АДОО (цикл-ввод)

   Таблица 2

   Ck

   RD

   20

   Редактор Н. Ядола

   Составитель В. Вертлиб

   Техред Л.Сердюкова Корректор м. Кучер ва 

   Заказ 2421

   Тираж 566

   ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Щ.

   f

   18

   Риг.5

   Подписное