SU1277127A1 - Устройство дл обмена данными между процессорами - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в системах, предназначенных дл  решени  итерационными методами системы алгебраических, дифференциальных и интегральных уравнений в реальном времени. Целью изобретени   вл етс  повышение быстродействи . Устройство содержит 12 блоков обмена, причем каждый блок пам ти обмена содержит к узлов пам ти, коммутатор, мультиплексор. 2 ил.

Description

112

Изобретение относитс  к вьмислительной технике, в частности, к устройствам св зи между процессорами, и может быть использовано в многопроцессорных системах., предназначенных дл  решени  итерационными методами систем алгебраических, дифференциальHbix , интегральных уравнений и уравнений в частных производных, когда возникает необходимость в быстром обмене данными между всеми процессорами на каждом шаге итерации.

Целью изобретени   вл етс  увеличение быстродействи .

На фиг. 1 приведена блок-схема многопроцессорной системы, частью которой  вл етс  предлагаемое устройство; на фиг. 2 - структурна  схема блока обмена.

Устройство, вход щее в состав многопроцессорной системы, содержит (фиг. 1) блоки 1(1)-1(к) обмена, системные магистрали 2(1)-2(к) записи,-локальные магистрали 3(1)-3(к) чтени . Кроме того, на фиг. 1 гфиведены не вход щие в состав устройства блоки 4(1)-4(к) основной пам ти, процессоры 5(1)-5(к), блоки шинных формирователей 6(1)-г6(к).

Блок 1 обмена  вл етс  па  тью с к независимыми каналами обращени  по записи и одним каналом обращени  по чтению, т.е. в этот блок все записывают и один читает. Системна  магистраль записи 2(1)  вл етс  однонаправленной магистралью, котора  предназначена дл  передачи необходимой ДЛЯ обмена информации i-м процессоро системы: адреса, сигналов управлени  записью и операнда. Она содержит адресную шину записи, числовую шину записи и шину управлени  записью. Локальна  магистраль 3(1) чтени  содержит адресную шину чтени , числовую шину чтени  и шину управлени  чтением и предназначена дл  передачи необходимой дл  чтени  информации адреса и сигналов управлени  чтением , и приема считанного операнда 1-м процессором системы.

Блок обмена (фиг. 2) содержит узлы 7(1)-7(к) пам ти, коммутатор 8 и мультиплексор 9, а также вход 10 разрешени  записи узла 7, информационный вход 11 узла 7, вход 12 разрешени  чтени  узла 7, информационньш выход 13 узла 7, информационньш вход 14 коммутатора 8, управл ющий вход

1272

15 коммутатора 8 и му.пьтиплексора 9, информационный выхол 16 мультиплексора 9.

Каждый узел пам ти  вл етс  пам тью с двум  независимыми каналами обращени  с произвольным доступом: первым каналом обращени  по записи и вторым каналом обращени  по чтению и предназначен дл  записи и хранени  информации из j-ro процессора системы и чтени  ее i-м процессором.

Устройство работает следующим образом .

Процессор 5(1) многопроцессорной системы (фиг. 1) может функционировать в одном из трех режимов: работа с основной пам тью 4(1), запись ийформации в устройство дл  обмена данными (УОД) и чтение информации с со0 ответствующего блока УОД. При зтом в системе команд процессоров не.т специальньк команд обмена, УОД  вл етс  равноценной пам тью процессора и отличаетс  от основной пам ти только

5 диапазоном адресов. В зависимости от адресной части команды шинньш формирователь 6(1) подключает к процессору либо основную пам ть 4(1), либо УОД. Б режиме записи информации

0 в УОД процессор 5(1) вьщает в системную магистраль 2(1) записи адрес, операнд и сигналы управлени  записью которые поступают одновременно на все блоки обмена. При этом по одно5 му и тому же адресу всех блоков обмена будет записана одна и та же информаци  .

При записи информации в блок обмена (фиг. 2) адрес  чейки и сигна0 лы управлени  записью поступают по шине 10(1) на адресные входы и выходы управлени j а операнд по числовой шине 11(1) поступает на числовые входы первого независимого канала об5 ращени  узла 7(1) пам ти. Так как системна  магистраль 2(1) записи соединена только с узлами 7(1) пам ти всех блоков пам ти обмена, то запись информации в УОД могут- производить

0 одновременно все к процессоров систеМЬ1 в отведенные им узлы пам ти. В режиме чтени  информации с УОД процессор 5(1) выдает в локальную магистраль 3(1) чтени  адрес и сигналы

Claims (1)

1. 5 управлени  чтением, которые поступают на блок 1(1) обмена, считанное слово по этой же магистрали через блок шинных формирователей поступает в процессор 5(1). При чтении ий3 формации с блока 1(i) обмена m разр дов адреса и сигналы управлени  чтением (фиг. 2) поступают по 14 на информационные входы коммутатора 8, другие разр дов адреса поступают на адресные входы комм татора 8 и мультиплексора 9. В зависимости от кода на шине 15 первые m разр дов адреса и сигналы управлени  чтением поступают на одну из шин 12, например на шину 12(j). Тогда m первых разр дов адреса и си налы управлени  чтением поступают н адресные входы и входы управлени  второго независимого канала обращени  узла 7(j) -пам ти.Считанна  при это информаци  поступает по числовым ши нам 13(J) на входы j-ro мультиплексора 9. В соответствии с кодом на шине 15 информаци  j-ro канала муль типлексора поступает на его выходы и далее по числовой шине 16 поступает в магистраль 3(1), по которой через блок шинных формирователей 6( считанна  информаци  поступает в пр цессор 5(1). Формула изобретени Устройство дл  обмена данными ме ду процессорами, содержащее к блоко обмена, причем входы разрешени  чте ни , первые- адресные входы и информационные выходы 1-го (1 1,k) блок обмена подключены соответственно к выходам чтени , разрешени  чтени . 1274 первым адресным выходам и информационным входам i-ro (,k) процессора , отличающеес  тем, что, с целью увеличени  быстродействи , каждый блок обмена содержит к узлов пам ти, коммутатор и мультиплексор , причем 1 е (1 1,k) входы разрешени  записи, 1 е (1 2,k-b1) адресные входы и 1 е (1 1,k) информационные входы 1-го (1 1,k) блока обмена подключены к выходам записи , выходам разрешени  записи, вторым адресным выходам и информационным выходам 1-го (1 1,k) процессора , при этом в каждом блоке обмена информационные входы коммутатора образуют входы чтени  и разрешени  чтени  блока обмена, управл ющий вход коммутатора соединен с управл ющим входом мультиплексора и  вл етс  первым адресным входом блока обмена, информационный выход мультиплексора  вл етс  информационным выходом блока обмена, входы записи, разрешени  записи, адресные входы и информационные входы 1-го (1 узла пам ти образуют 1-й (1 1,k) вход разрешени  записи, 1-й (, k + 1) адресный вход и 1-й (1 1,k) информационньш вход блока обмена, при этом 1-  (1 1,k) группа информационных выходов коммутатора соединена с входами разрешени  чтени  1го (1 1,k) узла пам ти, информационный выход которого соединен с i-м (1 1,k) информационным входом мультиплексора . 5

   / n ч

   «г

   Ю(2

   г2Гг} .

   74.

   iff)

   гоТгГтП

   Л1

   75//)

   22f- ;

   /g/)

   Л7

   J

   .

   ////у)

   7А;