SU1124380A1 - Запоминающее устройство - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее рабочие и вспомогательный блоки пам ти, элементы И, первую группу коммутаторов, сумматор, причем выходы рабочих блоков пам ти соединены с входами первой группы входов коммутаторов первой группы, о тли чающеес  тем, что, с целью повышени  быстродействи  устройства оно содержит вторую группу коммутаторов и схему сравнени , первый вход которого соединен с управл ющими входами коммутаторов и  вл етс  первым управл кицим входом устройства, второй вход схемы сравнени   вл етс вторым управл гацим входом устройства, выходы одних коммутаторов первой группы  вл ютс  числовыми выходами первой группы входов устройства, а выходы других коммутаторов первой группы соединены с входами первой группы входов сумматора, входы второй группы входов которого, соединены с выходами элементов И, выходы сумматора  вл ютс  числовыми выходами второй группы выходов устройства, входы первой группы входов элементов И соединены с выходами вспомогательного блока пам ти, а входы второй группы входов - с выходом схемы сравнени , выходы коммутаторов второй группы соединены с входами Соответствующих рабочих блоков пам ти, входы второй группы входов коммутаторов первой группы соединены с соответствующими вькодами рабочих блоков пам ти , входы первой группы входов коммутаторов второй группы  вл ютс  со- Q ответствующими адресными входами уст- ройства, входы второй группы входов коммутаторов второй группы соединены to с соответствующими адресными входами 4 устройства, входы вспомогательного блока пам ти соединены с входами вто00 00 рой группы входов коммутаторов второй группы.

Description

Изобретение относитс  к вычислительной технике и может бить использовано в многопрофессорных вычислительных системах в качестве посто нной пам ти. Известно запоминающее устройство, содержащее блоки пам ти, коммутаторы группы элементов И, схемы сравнени  Недостаток известного устройства обусловлен низким быстродействием, обусловленным наличием конфликтов при одновременном обращении нескольких процессоров к одному блоку пам ти . Наиболее близким к изобретению  в л етс  запоминающее устройство, содержащее рабочие и вспомогательный блоки пам ти, сумматоры, коммутаторы элементы И C2J. Однако и данное устройство характеризуетс  низким быстродействием, обусловленным наличием конфликтов при одновременном обращении к одному блоку пам ти нескольких процессоров . Цель из-обретени  - повышение быст родействи . Поставленна  цель достигаетс  тем что запоминакицее устройство, содержа щее рабочие и вспомогательный блоки пам ти, элементы И, первую группу коммутаторов, сумматор, причем выходы рабочих блоков пам ти соединены с входами первой группы входов коммутаторов первой группы, дополнитель но содержит вторую группу KOMMsnraTо ров и схему сравнени , первый вход которой соединен с управл ющими входами коммутаторов и  вл етс  первым управл ющим входом устройства, вто рой вход схемы сравнени   вл етс  вторым управл ющим входом устройства , выходы одних коммутаторов первой группы  вл ютс  числовыми выходами первой группы входов устройства а выходы других коммутаторов первой группы соединены с входами первой группы входов сумматора, входы второй группы входов которого соединены с вькодами элементов И, выходы сумматора  вл ютс  числовыми выходами второй группы вькодов устройства входы первой группы входов элементов И соединены с выходами вспомогательного блока пам ти, а входы второй группы входов-с выходом схемы сравнеьш , выходы коммутаторов второй группы соединены с входами соответствующих рабочих блоков пам ти, входы второй группы входов коммутаторов первой группы соединены с соответствуклцими выходами рабочих блоков пам ти , входы первой группы входов коммутаторов второй группы  вл ютс соответствующими адресными входами устройства , входы второй группы входов коммутаторов второй группы соединены с соответствующими адресными входами устройства, входы вспомогательного блока пам ти соединены с входами второй группы входов коммутаторов второй группы.. На чертеже представлена блок-схема предлагаемого устройства. Запоминающее устройство подключаетс  к регистрам 1 и 2 адреса, которые имеют дополнительные разр ды 3 и 4, выходы которых подключаютс  соответственно к. первому и второму входам схем 5 сравнени  и  вл ютс  соответственно первым и вторым управл югпщм .входом устройства, коммутаторы 6 и 7 втброй группы, входы первой и второй групп которых соединены с соответствующими выходами регистров 1 и 2 адреса и  вл ютс  адресньши входами устройства, вспомогательный блок 8 пам ти, входы которого соединены с выходом регистра 2 адреса, рабочие блоки 9 и 10 Пс.м ти, входы которых соединены с выходами соответствующих коммутаторов 6 и 7, коммутаторы 11 и 12 первой группы, входы первой и .второй группы которых соединены с соответствующими выходами рабочих блоков 9 и 10 пам ти, элементы И 13, входы первой и второй групп которых соединены соответственно с выходами вспомогательного блока 8 пам ти и схемы 5 сравнени , входы сумматора 14 соединены с соответствующими выходами коммутаторов 11 и элементов И 13, выходы коммутаторов 12 и сумматора 14  вл ютс  соответственно первыми и вторыми выходами устройства, управл юпще входы коммутаторов 6,7,11 и 12 соединены с дополнительным 3 разр дом регистра 1 адреса. Устройство работает следук цим образом . При одновременном обращении к устройству по двум каналам адреса требуемых  чеек записываютс  в соответствуницие регистры 1 и 2 адреса. В разр ды 3 и 4 занос тс  признаки обращени  к первому 9 или второму 10 блокам пам ти.

Если обращение по первому регистру

1адреса производитс  к первому блоку 9 пам ти, а по второму регистру

2адреса - к второму блоку 10 пам ти О в разр де 3 регистра. 1 адреса и 1 в разр де 4 регистра 2 адреса, то через первые входы коммутатора 6 на адресные входы первого блока 9 пам ти поступает информаци  первого регистра 1 адреса, а на адресные входы второго блока 10 пам ти поступает через первые входы коммутаг тора 7 информаци  второго регистра 2 адреса. На адресные вхьды вспомогательного блока 8 пам ти поступает информаци  с второго регистра 2 адреса . Информаци  из первого блока 9 пам ти через первые входы .коммутатора 12 поступает на первые выходы устройства .

Одновременно информаци , считанна  из второго блока 10 пам ти, через первые входы коммутатора 11 поступает на первые входы сумматора 14.

Вследствие подачи на входы схемы 5 сравнени  различной информации на ее выходе формируетс  сигнал, запрещающий прохождение через группу элементов И 13 на вторые входы cy в aтoра 14 информации вспомогательного блока 8 пам ти. При этом с выхода сумматора 14 на вторые выходы устройства выдаетс  информаци  второго рабочего блока 10 пам ти.

Если производитс  одновремеиное обргицение к второму блоку 10 пам ти.

i-o на выходе разр да 3 регистра 1 адреса по вл етс  сигнал, вызывающий переключение коммутаторов 6, 7, 11 и 12. При этом на выходы данных коммутаторов поступает информаци  с вторых входов, а на выходе схемы 5 сравнени  сформируетс  сигнал Совпадение , разрешакиций прохождение информации с выходов вспомогательного блока 8 пам ти на вторые входы сумматора 14. На первые выходы устройства с вторых входов коммутатора 12 посту пает информа1Д1 , считанна  из второго блока. 10 пам ти. Одновременно на вторые выходы устройства с выходов сумматора 14 поступает информаци , равна  поразр дной сумью информации, соответствующих  чеек первого 9 и вспомогательного 8 блоков пам ти, котора  равна требуемой информации (информации соответствукнцей  чейки второго блока 10 пам ти), при.этом конфликт при обращении к устройству не возникает.

Аналогичным образом устройство работает и при других сочетани х сигналов на разр дах 3 и 4 регистров 1 и 2 адреса, а также пр« обращении к устройству только по одному из регистров адреса (1 или 2).

Таким образом, использование изобретени , позвол ет по сравнению с известными исключить возникновение конфликтных ситуаций при обращении к устройству и повысить его быстродействие;

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее рабочие и вспомогательный блоки памяти, элементы И, первую группу коммутаторов, сумматор, причем выходы рабочих блоков памяти соединены с входами первой группы входов коммутаторов первой группы, о тли чающееся тем, что, с целью повышения быстродействия устройства* оно содержит вторую группу коммутаторов и схему сравнения, первый вход которого соединен с управляющими входами коммутаторов и является первым управляющим входом устройства, второй вход схемы сравнения являетсявторым управляющим входом устройства, выходы одних коммутаторов первой груп пы являются числовыми выходами первой группы входов устройства, а выходы других коммутаторов первой группы соединены с входами первой группы входов сумматора, входы второй группы входов которого- соединены с выходами элементов И, выходы сумматора являются числовыми выходами второй группы выходов устройства, входы первой группы входов элементов И соединены с выходами вспомогательного блока памяти, а входы второй группы входов - с выходом схемы сравнения, выходы коммутаторов второй группы соединены с входами соответ ствующих рабочих блоков памяти, входы второй группы входов коммутаторов первой группы соединены с соответствующими выходами рабочих блоков памяти, входы первой группы входов коммутаторов второй группы являются соответствующими адресными входами уст ройства, входы второй группы входов коммутаторов второй группы соединены с соответствующими адресными входами устройства, входы вспомогательного блока памяти соединены с входами второй группы входов коммутаторов второй группы.

   е