SU951315A1 - Устройство дл сопр жени процессора с многоблочной пам тью - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  увеличени  объема оперативной Пс1м ти при построении цифровых систем обработки данных на базе мини{микро-)-ЭВМ.

Известно устройство управлени  пам тью со страничной организацией, содержащее регистры адреса страниц, регистры признака страниц, сумматоры и коммутатор 1.

Недостатками устройства  вл ютс  большой объем оборудовани  и невысокое быстродействие за счет потерь времени в каждом цикле обращени  к пам ти на преобразование виртуального адреса в физический.

Наиболее близким к предлагаемому по технической сущности  вл етс  устройство дл  св зи запоминающего и арифметического устройств при формате адреса запоминающего устройства, превышающего.формат адреса арифметического устройства, содержащеекоммутатор , последовательно соединенные дешифратор, шифратор, регистры, выходы KOTOjxjx подключены к группе адресных входов запоминающего устройства и к управл ющим входам коммутатора 2 .

Однако известное устройство не обеспечивает возможность работы од .новременно с разными област ми пам ти , наход щимис  в разных ее страницах без переключени  регистра номера массива, что снижает быстродействие и ограничивает функциональные возможности устройства.

Цель изобретени  - повышение

10 быстродействи  устройства.

Поставленна  цель достигаетс  тем, что в устройство дл  сопр жени  процессора с многоблочной пам тью , содержащее регистр номера массива и блок пам ти, входы/выходы которого  вл ютс  информационными входами/выходами устройства, введены блок дешифраторов, группа канальных приемо-передатчиков,

20 дешифратор адреса, триггер, дешифратор управл ющих сигналов,первый и второй входы которых подключены к группе управл ющих входов/выходов устройства, а третий вход 25 к выходу триггера, синхровход которого подключен к группе управл ющих входов/выходов устройства, а информационный вход - к выходу дешифратора адреса, группа входов

30 которого соединена с группой вы-

ходов группы канальных приемо-передатчиков и группой входов регистра номера массива, группа выходов которого соединена с группой входов блока дшиифраторов и первой группой входов группы канальных приемо-передатчиков, втора  группа входов которых соединена с группой управл ющих входов/выходов устройства , группа выходов блока дешифраторов соединена с группой управл ющих входов блока пам ти, второй выход дешифратора управл ющих сигналов соединен с входом группы канальных приемо-передатчиков.

На фиг.1 показана блок-схема устройства; на фиг.2 - блок-схема блока управлени ..

Устройство содержит входы/выходы 1 блоков пам ти, блок 2 управлени , регистр 3 номера массива, блок дешифраторов; 4, блоки 5 пам ти, банки 6 пам ти, группы выходов 7 регистра номера массива 3, канальные приемопередатчики 8, дешифратор 9 адреса, триггер 10, дешифратор 11 управл ющих сигналов.

Устройство работает следующим образом.

Каждый из п блоков 5 пам ти, содержащий m банков 6 пам ти, имеет максимальную емкость, соответствующую формату адресного слова процессора . Каждый из банков 6 пам ти имеет управл ющий вход, с помощью которого данному банку либо разрешаетс , либо запрещаетс  работа с магистралью Обща  шина . В св зи с тем, что каждый банк 6 пам ти управл етс  автономно, возникает возможность подключать определенный набор m банков б из п блоков 5 пам ти к магистрали Обща  шина за один цикл обращени  процессора с помощью блока управлени  2 и регистра 3 номера массива, в зависимости от передаваемого в регистр 3 номера массива кода к магистрали подключаетс  та или ина  комбинаци  т банков, б из п блоков 5 пам ти. При этом возможны только такие комбинации банков 6 пам ти, в которых из п одноименных банков, относ щихс  к разным блокам пам ти, подключен только один. После прохождени  по магистрали сигнала установки в нуль регистр 3 номера массива устанавливаетс  в нулевое состо ние. При этсм по первым выходным шинам каждого из дешифраторов 4 поступают управл ющие сигналы, которые разрешают работу с магистралью только банкам первого блока пам ти. Смена подключенной к магистрали комбинации банков б пам ти производитс  путем изменени  кода на выходах регистра 3 номера массива. Запись кода в регистр 3 номера массива производитс 

йрограммно, с помощью отдельной ко- . манды пересылки. При этом, с помощью дешифраторов 4 к магистрали подключаетс  необходима  комбинаци  банков б из имеющихс  п блоков 5 пам ти. Контроль подключенной комбинации

банков пам ти осуществл етс  при чтении кода с выходов регистра 3 номера массива через блок 2 управлени  в процессор. Максимальна  емкость

каадого блока пам ти может быть не более 2 слов, где N - формат адресного слова процессора. Блок управлени  2 предназначен дл  сопр жени  регистра 3 номера массива с магистралью Обща  шина . Выполнение

блока 2 управлени  определ етс  типом и структурой магистрали. Поэтому его конкретна  реализаци  дл  разных ЭВМ может быть различной.

В состав блока 2 управлени  вход т канальные приемо-передатчйки (КПП), дешифратор адреса (ДША), триггер Устройство выбрано (ТУБ) и дешифратор управл ющих сигналов (ДШУС).

Коды адресов и данные дл  дешифрации адреса в ДНА и записи в регистр 3 поступают по шинам адреса данных магистрали (ШАДМ) на входы КПП. С выходов КПП коды адресов и данные по

шинам адреса данных (ШАД) поступают на входы ДНА. и регистра 3 номера массива . Передача из регистра 3 номера массива установленного в нем кода в ШАДМ производитс  через КПП по шинам данных (ШД). По синхронизирующему импульсу адреса (СИА) при совпадении кода адреса, поступающего на вход дал, с кодом адреса устройства дл  управлени  пам тью триггер Устройство выбрано устанавливаетс  в

t I I I состо ние и разрешает работу ДШУС. На вход дешифратора 11 управл ющих сигналов поступают синхронизирующие импульсы данных магистрали СИД1 (ввод данных) и СИД2 (вывод

данных). При поступлении на вход ДШУС сигнала СИД1 дешифратор формирует сигнал СИМ, по которому производитс  передача кода управлени  регистра 3 номера массива в магистраль . При поступлении на вход ДШУС сигнала СИД2 дешифратор формирует синхронизирующий импульс записи СИЗп, по которому в регистре 3 номера массива производитс  запись

очередного поступающего кода.

Таким образом, с помощью за вл емого устройства к магистрали Обща  шина процессора можно подключать различные комбинации из m банков

Пс1м ти. Это снижает частоту обращени  к регистру, управл ющему пам тью (регистр 3 номера массива предлагаемого устройства) и обеспечивает более гибкое использование пам ти

объема, превышающего слов, за

счет чего повышаетс  быстродействие предлагаемого устройства по сравнению с прототипом.

Claims (2)

1.Каган Б.М., Электронные вычислительные машины и системы.

Энерги , 1979, с. 461.

2.Авторское свидетельство СССР 643878, кл. G Об F 13/0б, 1979 (прототип).

41п

41:

f duiomad g

/

f odujsmid ({/I

n{/0tlu/3ni0lii )j