SU1368889A1 - Периферийный процессор дл обработки сигналов - Google Patents

Abstract

Изобретение относитс  к микроэлектронике и вычислительной технике и может быть использовано в составе информационно-измерительных систем на базе ЭВМ. Целью изобретени   вл етс  повышение быстродействи  периферийного процессора и точности обработки данных. Периферийный процессор дл  обработки сигналов подключен к каналу 1 ЭВЬ с унифицированным интерфейсом. Процессор содержит блоки 2-13 коммутации, блок 3 сопр жени , синхронизатор обмена 4, регистр 5 адреса, блок 6 управлени  матричным обменом, блок 7 коммутации адреса, блок 8 управлени , блоки 9 и 10 пам ти и арифметический блок 11. Дл  повышени  производительности вычислительной системы ЭВМ - периферийный процессор имеетс  возможность подключени  нескольких периферийных процессоров к каналу 1 ЭВМ. Дл  организации межпроцессорного обмена данными предназначены входы и выходы 29-32 канала расширени  процессора. Управi (Л

Description

00 00

00

л ет обменом в канале расширени  блок 8 управлени  с помощью специальных микрокоманд. Если данный процессор готов к обмену, он генерирует активный уровень сигнала с выхода 28 и одновременно анализирует его. Сигнал с выхода 28 объедин етс  по проводному ИЛИ с аналогичными сигналами других процессоров и поэтому его активный уровень может быть только в случае готовности всех процессоров. Выполнение микрокоманды обмена задерживаетс  до по влени  активного уровн  сигнала с выхода 28. 3 ил.

1

Изобретение относитс  к микроэлектронике и вычислительной технике и может быть использовано в составе информационно-измерительных систем на базе ЭВМ.

Целью изобретени   вл етс  повышение быстродействи  периферийного процессора и точности обработки данных .

На фиг.1 представлена функциональна  схема периферийного процессора; на фиг.2 - функциональна  схема блока управлени ; на фиг.З - функциональна  схема блока управлени  матричным обменом.

Периферийный процессор дл  обработки сигналов (фиг.1) подключен к каналу 1 ЭВМ с унифицированным интерфейсом . Процессор содержит первый блок 2 коммутации, блок 3 сопр жени , синхронизатор А обмена, регистр

5адреса, блок 6 управлени  матричным обменом, блок 7 коммутации адреса , блок 8 управлени , первый 9 и второй 10 блоки пам ти, арифметический блок 11, второй 12 и третий

13 блоки коммутации.

Первые входы-вьгходы первого блока -2 коммутации и блока 3 сопр жени  подключены к каналу 1 ЭВМ, второй вход-выход первого блока 2 коммутации соединен с шиной 14 адреса данных процессора, к которой подключены информационные вход и выход регистра 5 адреса, входы-выходы блока

6управлени  матричным обменом, блока 8 управлени , вторые входы-выходы блоков 9 и 10 пам ти, первые входы управлени  которых подключены

к магистрали 15 управлени  процессора , к которой подключены второй вход выход блока 3 сопр жени , вход и первый выход синхронизатора А обмена.

первые входы и выход и второй вход блока 6 управлени  матричным обменом, первый вход блока 8 управлени  и вход управлени  блока 7 коммутации адреса, первый вход 16 которого подключен к второму выходу блока 6, третий 17 и четвертый 18 выходы которого подключены соответственно к входу синхронизации блока 3 сопр жени  и второму входу блока 8 управлени , п тый выход 19 соединен с входами синхронизации регистра 5 адреса и управлени  первого блока 2 коммутации и соединен с вторым выходом синхронизатора 4 обмена, третий выУод 20 которого соединен с вторым входом блока

7коммутации адреса, выход 21 которого соединен с первыми адресными входами блоков 9 и 10 пам ти, первые входы-выходы которых подключены соответственно к первому 22 и второму 23 входам-выходам операндов арифметического блока 11, первый 24 и второй

25 входы-выходы результатов которого соединены с входами-выходами блоков 12 и 13 коммутации соответственно, входы управлени  которых соединены с первым выходом 26 блока 8 управлени  и с вторыми адресными и управл -: ющими входами блоков 9 и 10 пам ти, с входом синхронизации арифметического блока 11, выход 27 состо ни  которого соединен с третьим входом блока

8управлени , второй выход 28 которого  вл етс  выходом синхронизации канала расширени  процессора, первым 29 и вторым 30 информационными выходами которого  вл ютс  выходы второго 12 и третьего 13 блоков коммутации , входы 31 и 32 которых авл ютс  первьм и вторьм инфор- мационньми входами канала расширени .

Блок 8 управлени  (фиг.2) содержит первый 33 и второй 34 коммутаторы , первый 35 и второй 36 счетчики, узел 37 пам ти, регистр 38, первьй 39 и второй 40 узлы посто нной пам ти и узел 41 дешифрации команд, первый выход которого соединен с входами управлени  коммутаторов 34 и 33, счетчиков 35 и 36, узла 37 пам ти, регистра 38, объединен с вторым и третьим входами узла 41 дешифрации команд и подключен к первому входу 42 блока 8 управлени , второй вход которого соединен с первым входом второго коммутатора 34 и четвертым входом узла 41 дешифрации команд, второй выход 43 которого соединен с входом разрешени  включени  узла 39 посто нной пам ти, первый адресный вход которого соединен с первым адресным входом второго узла 40 посто нной пам ти, первым входом узла 41 дешифрации команд и подключен к выходу 44 первого счетчика 35, информационный вход которого соединен с выходом первого узла 39 посто нной пам ти и подключен к старшей части 45 шины 46 данных блока 8 управлени  котора  соедин ет первый вход-выход коммутатора 33 и вход-выход узла 37 пам ти, младша  часть 47 шины 46 подключена к информационным входам счетчика 36 и регистра 38, выход которого подключен к второму адресному входу блока 40 посто нной пам ти, выход 26 которого, объединенный с четвертым выходом 48 узла 41 дешифрации команд ,  вл етс  первым выходом блока управлени , третий вход 27 которого соединен с вторым информационным входом коммутатора 34, вторым адресным входом блока 39 посто нной пам ти и, п тым входом узла 41 дешифрации команд , третий выход 49 которого соединен с третьим входом коммутатора 34, информационньй выход которого соединен с вторым входом-выходом коммутатора 33 и с входом-выходом блока 8 управлени , вторым выходом 28 которого  вл етс  п тый выход узла 41 дешифрации команд, выход 50 второго счет- чикз 36 соединен с адресным входом узла 37 пам ти.

Блок b управлени  матричным обменом (фиг.З) содержит три триггера 51-53, три регистра 54-56, элемент ИЛИ 57, два счетчика 58 и 59, два одновибратора 60 и 61, ключ 62, узел

68889

63 посто нной пам ти и узел 64 дешифрации обмена, первый выход 65 которого подключен к счетным входам счетчиков 58 и 59, синхровходам одноииб- раторов 60 и 61 и информационному входу ключа 62, выход которого  вл етс  третьим выходом 17 блока 6 управлени , матричным обменом, первым вы- 1Q ходом которого  вл етс  второй выход 66 узла 64 дешифрации обмена, третий выход которого  вл етс  п уым выходом 19 блока 6 управлени  матричным обменом , вторым выходом 16 которого  в- 15 л етс  выход счетчика 59, информационный вход которого соединен с первым адресным входом 67 узла 63 посто нной пам ти и подключен к выходам регистров 54 и 55, входы разрешени  2Q чтени  которых подключены соответственно к пр мому 68 и инверсному 69 выходам триггера 51, тактовый вход 70 которого соединен с установочными входами счетчиков 58 и 59, R-входом триг- 25 гера 53, первым входом элемента ИЛИ 57, тактовым входом регистра 56, S- входом триггера 52, объединен с тактовыми входами 71 и 72 регистров 54 и 55 соответственно, D-входом 73 30 триггера 51, информационным входом 74 регистра 56, первым входом 75 узла 64 дешифрации обмена, соединенными между собой вторым входом узла 64 дешифрации обмена и тактовым входом 76 триггера 52 и  вл етс  первым входом блока 6 управлени  матричным обменом, вторым входом которого  вл ютс  объединенные третий 77 и четвертый 78 входы узла дешифрации обмена 64, вы35

0

5

ход 79 первого одновибратора 60 подключен к второму входу элемента ИЛИ 57, выход 80 которого подключен к п тому входу узла 64 дешифрации обмена , шестой вход 81 которого подключен к выходу регистра 56, выход триггера 52 подключен к седьмому входу узла 64 дешифрации обмена и  вл етс  четвертым выходом 18 блока 6 управлени  матричным обменом, четвертьй выход 82 узла 64 дешифрации обмена объединен с третьим выходом 19 узда 64 дешифрации обмена и подключен к входу управлени  считыванием узла 63 посто нной пам ти, первый выход 83 которого подключен к S-входу триггера 53, выход 84 которого подключен к входу блокировки одновибратора 61, выход 85 которого подключен к R-входу триггера 52, информацион0

ный вход 86 которого соединен с общим , информационный выход 87 счетчика 58 подключен к второму адресному входу узла 63 посто нной пам ти, второй выход которого объединен с соединенными между собой информационными входами регистров 54 и 55 и  вл етс  входом-выходом блока 6 управлни  матричным обменом, который подключен к шине 14 адреса данных процессора .

Блок 2 коммутации предназначен дл  подключени  канала 1 ЭВМ к шине 14 адреса данных процессора.

Блок 3 сопр жени  предназначен дл  согласовани  сигналов управлени  обменом данных канала 1 ЭВМ с сигналами управлени  магистрали 15 процессора .

Синхронизатор 4 обмена предназначен дл  формировани  сигналов управлени  узлами процессора при обращении к ним ЭВМ,

Периферийный процессор работает следующим образом.

Включение питани  приводит синхронизатор 4 обмена и блоки 6 и 8 управлени  в исходное состо ние, арифметический блок 11 - в состо ние Стоп. Процессор может работать в двух режимах,В первом режиме он обрабатывает данные, которые наход тс  в пам ти ЭВМ, В этом режиме ключ 62 блока 6 управлени  матричным обменом замкнут. Во втором режиме процессор обрабатывает данные, которые наход тс  в периферийной части, подключенной к шине 14 адреса данных процессора , В этом режиме ключ 62 разомкнут . Перед началом работы необходимо в узел 37 лам ти блока 8 управлени  записать программу работы арифметического блока 11, в счетчик 35 записываетс  код микрокоманды Шаг, в счетчик 36 - адрес начальной команды , ключ 62 устанавливаетс  в необходимое положение, блок 6 управлени  программируетс  дл  выполнени  функции обмена данными.

Процессор обрабатывает сегменты данных, которые состо т из двух слов и имеют матричную структуру, т,е. все слова сегмента расположены в  чейках пам ти по адресам, которые можно представить в виде

ZL и;Н;,

где А - адрес первого слова; U;

0,1; Н; ; т, Р. - целые числа, Р; - Р .

Дл  организации матричного обмена необходимо определить вектор маски М, определ ющий структуру сегмента и физический адрес сегмента А так, чтобы все его разр ды, соответствующие Р- были равны единице. Например, это можно выполнить с помощью га рекуррентных преобразований вида

А.

+ А

(Н, - 1)15

20

4Н, (k 1, 2,,,., m).

некоторого логического адреса А, торый определ ет номер сегмента и его расположение в адресном пространстве ЭВМ. Вектор маски равен

М

25

5

0

Блок 6 управлени  матричным обменом позвол ет использовать дл  адресации сегментов данных один из двух

0 векторов маски М или М, которые записываютс  в регистры 54 л 55, адрес сегмента А записываетс  в регистре адреса 5 процессора. Матричный обмен инициируетс  ЭВМ с помощью синхронизатора 4 обмена. При этом синхронизатор 4 обмена генерирует сигналы 73 - код вектора маски, 74 - код функции и 70 - сигнал синхронизации обмена, который записывает сигналы 73 и 74 соответственно в триггер 51 и регистр 56, устанавливает триггер 52, счетчики 58 и 59, сбрасывает триггер 53 и через элемент ИЛИ 57 запускает дешифратор 64 обмена , который в соответствии с кодом функции 81 генерирует циклы ввода шти вывода данных, В каждом цикле обмена блок 6 управлени  матричным обменом с помощью одного из векторов маски , блока 63 посто нной пам ти и адреса А по состо нию счетчика 58 формирует адрес  чейки сегмента данных, Обозначим разр ды вектора маски как V, У,,..,У„, разр ды счетчика 58 - и, и,.,,,и и разр ды ад реса а,, а,,.,,а, где п - число разр дов. В процессе обмена единичные разр ды адреса, указанные вектором маски (соответствующие разр 5

0

ды V; 1) маскируютс  с помощью посто нной 63 пам ти нулевыми разр дами по состо нию счетчика 58, что можно представить следующим уравнением:

и. , где k : UK 1,

Г

q V;

По завершению каждого цикла обмена задним фронтом сигнала 65 счетчики 58 и 59 измен ют свое состо ние, одновибратор 60 генерирует импульс повторного запуска дешифратора 64 обмена . В последнем цикле обмена блок 63 пам ти формирует сигнал завершени  матричного обмена

V

Л J-1

1

где

л

Г

(

V; .

Этот сигнал с выхода 83 блока 63 пам ти устанавливает триггер 53, который разрешает одновибратору 61 по заднему фронту сигнала 63 генерировать сброс матричного обмена, при этом сбрасываетс  триггер 52, который блокирует работу блока дешифрации обмена.

Если ключ 62 замкнут, то узел 64 дешифрации обмена с помощью сигнала 65 разрешает блоку 3 сопр жени  передавать сигналы управлени  обменом с первого выхода 66 узла 64 дешифрации обмена в канал 1 ЭВМ, а также разрешает принимать сигналы управлени  от ЭВМ на третий 77 и четвертый 78 входы. Если ключ 62 разомкнут, то сигналы 66, 77 и 78 передаютс  и принимаютс  по магистрали 15 управлени  процессора, к которой подключаютс  устройства с аналогичным унифицированным интерфейсом.

По окончании загрузки данных в блоки 9 и 10 пам ти ЭВМ разрешает работу пе риферийному процессору установкой триггера готовности данных, которьш входит в состав узла дешифрации команд 41 блока 8 управлени . При этом блок 8 инициирует выполнени команды Шаг, котора  выполн ет чтение команды из узла 37 пам ти и запись ее по заднему фронту с игнала чтени  в регистр 38 и счетчик 35, одновременно по заднему фронту этого

0

5

0

5

сигнала счетчик 36 уве;п1чивает свое состо ние на единицу и на его выходе 50 по вл етс  адрес следующей команды . Кажда  команда, которую выполн ет арифметический блок 11, состоит из последовательности микрокоманд , которые записаны в блоке 40 посто нной пам ти. Синхронизацию выполнени  микрокоманд осуществл ют счетчик 35 и узел 41 дешифрации команд . По завершению текущей команды блок 41 формирует сигнал 37 чтени  пам ти и записи следующей команды в счетЧик 35 и регистр 38. По состо нию результатов вычислений в арифметическом блоке 11 возможны ветвлени  микрокоманд, что примен етс  в операци х с плавающей зап той. Адрес микрокоманды ветвлени  формирует первый узел 39 посто нной пам ти по состо нию счетчика 35 и выхода 27 состо ни  арифметического блока 11. Узел 41 дешифрации команд анализирует слово 27 состо ни  и при необходимости ветвлени  формирует сигнал 43 разрешени  включени  узла 39 посто нной пам ти в шину 45. Код адреса микрокоманды записываетс  в счетчик 35 по заднему фронту импульса с первого выхода блока 41. Если программа завершена и триггер готовности данных не установлен, то узел 41 дешифрации команд останавливает с арифметрический блок 11, при этом выполн етс  чтение адреса начальной команды из узла 37 пам ти и запись ее в счетчик 36, в счетчик 35 записываетс  код команды Шаг. Q Обработка данных арифметическим блоком 11 и обмен данными под управлением блока 6 управлени  матричным обменом и ЭВМ могут выполн тьс  одновременно . Дл  этого блоки 9 и 10 с пам ти разделены на два сегмента, первые сегменты подключены к первым входам-выходам 22 и 23 и обрабатываютс , вторые в это врем  подключены к вторым входам-выходам и участвуют в обмене. Адресацию и управление первыми сегментами выполн ет „ блок 8 управлени , адресацию и управление вторыми выполн ют ЭВМ посредством синхронизатора 4 обмена или блок 6 управлени  матричным обменом . Коммутатор 7 адреса включает третий выход 20 синхронизатора 4 обмена в шину 21 адреса, если обменом управл ет ЭВМ, или подключает

0

0

5

второй выход 16 блока 6 к адресной шине 21, если выпол етс  матричный обмен. Адресацией сегментов блоков 9 и 10 пам ти управл ет узел 41 дешифрации команд Q. помощью адресного выхода 48. При завершении обработки первого сегмента и при условии, что обмен данными завершен, блок 41 переключает сегменты и производит очередной цикл обработки.

Состо ние блоков 6 и 8 управлени , а также арифметического блока 11 ЭВМ может анализировать, прочитав слово состо ни  процессора, которое формируетс  с помощью коммутатора 34 блока 8 управлени . К его первому, второму и третьему входам подключены соответственно выход 18 триггера 52 блока 6 управлени  матричным обменом, выход 27 состо ни  арифметического блока 11 и выход 49 триггера готовности узла 41 дешифрации команд.

Дл  повышени  производительности вычислительной системы ЭВМ - периферийный процессор имеетс  возможность подключени  нескольких периферийных процессоров к каналу 1 ЭВМ. Дл  организации межпроцессорного обмена данными предназначены входы и выходы 29-52 канала расширени  процессора. Управл ет обменом в канале расширени блок 8 управлени  с помощью специальных микрокоманд. Если данный процессор готов к обмену, он генерирует активный уровень сигнала 28 и одновременно анализирует его. Сигнал 28 объедин етс  по проводному ИЛИ с аналогичными сигналами других процессоров и поэтому его активный уровень может быть только в случае готовности всех процессоров. Выполнение микрокоманды обмена задерживаетс  до по влени  активного уровн  сигнала 28.

Claims (1)

1. Формула изобретени 

   Периферийный процессор дл  обработки сигналов, содержащий первый блок коммутации, блок сопр жени ,синхронизатор обмена и блок управлени , первьш вход которого подключен к первому выходу синхронизатора обмена второй выход которого подключен к управл ющему входу первого блока коммутации , первый информационный вход- выход которого объединен с первым ин  

   , 368889 О

   формационным входом-выходом блока сопр жени  и  вл етс  информационным входом-выходом процессора, второй информационный вход-выход первого блока коммутации подключен к входу-выходу блока управлени , причем блок управлени  содержит два коммутатора, два счетчика, регистр, узел пам ти, два узла посто нной пам ти и узел дешифг

   10

   15

   20

   25

   30

   35

   40

   45

   50

   55

   рации команд,первый выход которого подключен к входу записи/чтени  узла пам ти, информационный вход-выход которого соединен с первым информационным входом-выходом первого коммутатора , информационными входами регистра, первого и второго счетчиков и подключен к выходу первого узла посто нной пам ти, первьш адресный вход которого соединен с первым входом узла дешифрации команд, первым адресным входом второго узла посто нной пам ти и подключен к информационному выходу первого счетчика, счетный вход которого объединен с тактовым входом регистра, вторым входом и первым выходом узла дешифрации команд , счетным входом второго счетчика , входами управлени  первого и второго коммутаторов, объединен с третьим входом узла дешифрации команд и подключен, к первому входу блока управлени , вторым входом которого  вл етс  соединенные между собой первый информационный вход второго коммутатора и четвертый вход узла дешифрации команд, п тый вход которого соединен с вторым информационным входом второго коммутатора, вторым адресным входом первого узла посто нной пам ти и  вл етс  третьим входом блока управлени , первым выходом которого  вл ютс  объединенные четвертый выход узла дешифрации команд и выход второго узла посто нной пам ти, второй адресный вход которого подключен к выходу регистра, адресный вход узла пам ти подключен к информационному выходу второго счетчика, второй выход узла дешифрации команд подключен к входу разрешени  включени  первого узла посто нной пам ти, третий выход узла дешифрации команд подключен к третьему информационному входу второго коммутатора, первый выход которого подключен к второму информационному входу-выходу первого коммутатора, и  вл етс  входом-выходом блока управлени , п тый выход

   узла дешифрации команд  вл етс  вторым выходом блока управлени , отличающийс  тем, что, с целью повышени  быстродействи , в него введены регистр адреса, блок управлени  матричным обменом, первый и второй блоки пам ти, арифметический блок, второй и третий блоки коммутации и блок коммутации адреса, выход которого подключен к адресным входам первого и второго блоков пам ти , первые информационные входы- выходы которых подключены к выходам- входам соответственно первого и второго операндов арифметического блока , входы-выходы первого и второго результатов которого подключены к информационным входам-выходам соответственно второго и третьего блоков коммутации, информационные входы которых  вл ютс  соответственно первым и вторым входами приема из канала расширени  процессора,первым и вто . рым выходами выдачи в канал расширени  которого  вл ютс  выходы соответственно второго Vi третьего блоков коммутации, управл ющие входы которых соединены с входом синхронизации арифметического блока, первым выходом блока управлени , вторыми управл ющими и адресными входами первого и второго блоков пам ти, первые входы управлени  считыванием которых подключены к первым выходам соответственно синхронизатора обмена и блока управлени  матричным обменом, второй и третий выходы которого подключены соответственно к первому информационному входу блока коммутации адреса и входу синхронизации блока сопр жени , второй информационный вход-выход которого подключен к пер- вым входам синхронизатора обмена и блока управлени  матричным обменом и первым выходам блока управлени  матричным обменом, четвертый выход которого подключен к второму входу блока управлени , третий вход которого подключен к выходу состо ни  арифметического блока, первый выход синхронизатора обмена подключен к входу управлени  блока коммутации адреса и первому входу блока управлени  матричным обменом,п тый вьгход которого соединен с вторым выходом синхронизатора обмена и подключен к входу Синхронизации регистра адреса, вход и выход котооого подключены к второму информационному входу-выходу первого блока коммутации, вторым информационным входам-выходам первого и второго блоков пам ти и второму входу блока управлени  матричным обменом, гретий выход синхронизатора обмена подключен к второму информационному входу блока коммутации адреса, причем блок д управлени  матричным обменом содержит три триггера, элемент ШЩ, три регистра, два счетчика, два одновиб- ратора, ключ, узел посто нной пам ти, узел дешифрации обмена, первый выход g которого подключен к счетным входам первого и второго счетчиков, синхро- входам первого и второго одновибра- торов и- информационному входу ключа, выход которого  вл етс  третьим вы- Q ходом блока управлени  матричным обменом , первым выходом которого  вл етс  второй выход узла дешифрапии обмена, третий выход которого  вл етс  п тым выходом блока управлени  5 матричным обменом, вторым выходом которого  вл етс  информационный выход первого счетчика, информационный вход которого соединен с первым адресным входом узла посто нной пам ти и под- Q ключен к выходам первого и второго регистров, входы разрешени  чтени  которых подключены соответственно к пр мому и nHBepCHONry выходу первого триггера, тактовый вход которого соединен с установочными входами первого и второго счетчиков, R-входом второго триггера, первым входом элемента ИЛИ, тактовым входом третьего регистра, S-входом третьего триггера, объединен с тактовыми входами первого и второго регистров, D-входом первого триггера, информационным входом третьего регистра, первым входом узла дешифрации обмена, соединенными между собой вторым входом узла дешифрации обмена и тактовым входом третьего триггера и подключен к первому входу блока управлени  матричным обменом, вторым входом которого  вл ютс  объединенные третий и четвертый входы узла дешифрации обмена, выход первого одновибратора подключен к второму входу элемента ИЛИ, выход которого подключен к п тому входу узла дешифрации обмена, шестой вход которого подключен к выходу третьего регистра, вьгход третьего триггера подключен к седьмому входу узла дешифрации обмена и  вл етс 

   5

   0

   5

   0

   5

   13

   четвертым выходом блока управлени  матричным обменом, четвертый выход узла дешифрации обмена объединен с третьим выходом узла дешифрации обмена и подключен к входу управлени  считыванием узла посто нной пам ти, первый выход которого подключен к S-входу второго триггера, выход которого подключен к входу блокировки второго одновибратора, выход котороU6 147

   .п

   33

   2

   П

   С

   ц -|«g 3

   1368889

   го подключен к R-входу третьего гера, информационный выход второго счетчика подключен к второму адресному входу узла посто нной пам ти, второй выход которого объединен с соединенными между собой информационными входами первого и второго регистров и 5шл етс  выход ом-в ход ом блока управлени  матричньм обме .- ном.

   10

   J7

   б

   J5

   О

   6

   6

   4

   35

   39

   fS

   в

   ±//5

   cpua.Z