SU1124316A1 - Микро-ЭВМ - Google Patents

Abstract

1. МИКРО-ЭВМ, содержаща  блок пам ти, группу п блоков сопр жени  с внешними устройствами, микропроцессор и блок управлени , содержащий три элемента ИЛИ, триггер прерываний, триггер захвата, тригтГер готовности, четыре элемента И, генератор импульсов, одновибратор и группу п элементов И, i-e ( i 1,2,3,..., n) входы первого, второго и третьего элементов ИЛИ соединены соответственно с запросным выходом i-ro блока сопр жени  с внешними устройствами, выходы первого , второго и третьего элементов ИЛИ соединены соответственно с входом установки в единицу триггера прерывани , с информационным входом триггера захвата и с информационным входом триггера готовности,входы сброса которых соединены с выходом первого элемента И и с первым управл ющим входом микропроцессора,первый вход первого элемента И соединен с первыми входами второго,третьего и четвертого элементов И и .элементов И .группы,с вторым управл ю1цим входом i ьшкропроцессора, с выходом генератора импульсов и.с входами синхронизации триггера захвата и триггера готовности, вход установки в ноль триггера прерывани  соединен с вторым входом второго элемента И и с первым управл кадим выходом микропроцессора , выходы триггера прерывани , триггера захвата и триггера готовности соединены соответственно с третьим, четвертым и п тым управл ющими входами микропроцессора , вторые входы третьего и четвертого элементов И соединены соответственно с вторым и третьим управл ющими выходами микропроцессора , второй вход 1-го элемента И группы соединен соответственно с в i -м управл к цим выходом группы микропроцессора, второй вход первого элемента И соединен со входом начальной установки микро-ЭВМ, (п +1)-и вход третьего элемента ИЛИ соединен с выходом одновибратора, вы-s jV ход i-ro элемента И группы соединен. соответственно с управл ющим входом i-ro блока сопр жени  с внешними .устройствами, выходы триггера захвата и третьего элемента И соединены соответственно с входом чтени  блока пам ти и со входом записи блока пам ти , информационный вход микропро цессора соединен с информгщионными входами блока пам ти и блоков сопр жени  с внешними устройствами, ий-, Формационный выход микропроцессора соединен с информационными входами блока пам ти и блоков сопр жени , отличающа с  тем, что, с целью повышени  быстродействи , она дополнительно содержит блок сравнени  и счетчик адреса, причем информационный вход счетчика адреса соединен с адресным выходом микропроцессора и с первым информационным входом блока сравнени , второй информационный вход которого соединен с адресными входами блока пам ти и

Description

блоков сопр жени  с внешними устройствами и с информационным выходом счетчика адреса, счетный вход которого соединен с выходом второго элемента И, вход сброса счетчика адреса соединен с выходом первого элемента И, вход записи счетчика адреса соединен с входом одновибратора и с выходом блока сравнени , стробирующий вход которого соединен с выходом четвертого элемента И.

2. Микро-ЭВМ по П.1, о т л ич а ю щ а   с   тем, что микропроцессор содержит регистр первого операнда, регистр второго операнда, флаговый регистр, регистр команд, первый и второй коммутаторы, дешифратор, арифметико-логическое устройство, регистровое запоминающее устройство и блок

.микропрограммного управлени , первый управл ю14ий выход которого соединен с входами записи регистра первого операнда и регистра второго операнда , выходы регистра первого операнда и регистра второго операнда соединены соответственно с первым и вторым информационными входами арифметико-логического устройства, вход кода операции которого соединен с вторым управл ющим выходом блока микропрограммного управлени  и с входом записи флагового регистра, выход которого соединен с входом переноса арифметико-логического блока , выход переноса которого соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с первым выходом второго коммутатора, второй выход которого соединен с информационным входом регистрового запоминающего устройства, первый информационный вход второго коммутатора соединен с первым, выходом первого коммутатора, с информационными входами регистра первого операнда, регистра второго операнда, флагового регистра и регистра команд и с входом дешифратора, второй информационный вход второго коммутатора соединен с первым информационным вьаходом регистрового запоминающего устройства , второй информационный выход которого  вл етс  адресным выходом микропроцессора, вход записи регистра команд, управл ющие первого и второго коммутаторов и первый

. вход чтени -записи регистровго запоминающего устройства подключены к третьему управл ющему выходу блока микропрограммного управлени , вход кода команды которого соединен с выходом регистра команд, группа выходов дешифратора соединена с группой управл ющих входов регистрового запоминающего устройства, второй выход первого коммутатора  вл етс  -информационным выходом микропроцессора , третий информационный вход первого коммутатора  вл етс  информационным входом микропроцессора, первы второй, третий, четвертый и п тый управл ющие входы блока микропрограммного управлени   вл ютс  соответственно первым, вторым, третьим, четвертым и п тым управл ющими входами микропроцессора, четвертый, п тый и шестой управл ющие выходы блока микропрограммного управлени   вл ютс  соответственно первым, вторым и третьим управл ющими выходами микропроцессора, группа управл ющих выходов блока микропрограммного управлени   вл етс  группой управл ющих выходов микропроцессора.

3. Микро-ЭВМ по ПП.1 и 2, о т личающа с  тем, что блок микропрограммного управлени  содержит счетчик, блок пам ти микрокоман три дешифратора, два элемента ИЛИ и три элемента И, причем первый вход первого элемента ИЛИ соединен с первым управл ющим входом блока и с первым управл ющим выходом , второй вход первого элемента ИЛИ соединен с выходом первого дешифратора , второй выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с п тым и четвертым управл ющими входами блока, третий выход дешифратор соединен с первым входом третьего элемента И, второй вход которого соединен с третьим управл ющим входом блока, выход первого элемента И соединен, с входом младшего разр да адреса блока пам ти микрокоманд, выход второго элемента И соединен с третьим управл ющим выходом блока и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выходы первого и второ.го элементов ИЛИ соединены соответственно с входом сброса счетчика и с входом синхронизации счетчика, счетный вход которого соединен со вторым управл ющим ВХОДОМ блока, информационный выход сче1чика соединен с входом младшей части адреса блока пам ти микрокоманд, вход старшей части адреса которого соединен с информационным входом блока, первый выход которого соединен с входом перво го дешифратора, второй выход блока пам ти микрокоманд соединен с входом второго дешифратора, первый, второй и трети выходы которого соединены соответственно с четвертым, п тым и шестым управл ющими выходами блока, группа выходов второго дешифратора  вл етс группой, управл ющих выходов блока, третий выход блока пам ти микрокоманд соединен с входом третьего дешифратора, выход которого соединен со вторым управл ющим выходом блока.

Изобретение относитс  к вычислительной технике и может быть использовано в системах управлени .

Известна микро-ЭВМ, содержаща  микропроцессор, блок пам ти, блок управлени , регистр состо ни  и блоки сопр жени  с внешними устройствами 1 .

Недостатком данной микро-ЭВМ  вл етс  низкое быстродействие. Это обусловлено тем, что при считывании микропроцессором информации из блока пам ти производитс  приостановка работы микро-ЭВМ на врем , требуемое дл  выборки информации из блока пам ти.

Наиболее близкой к предлагаемой по технической сущности  вл етс  микро-ЭВМ, содержаща  блок пам ти, группу п блоков сопр жени  с внешними устройствами, микропроцессор, и блок управлени , содержащий три элемента ИЛИ, триггер захвата, триггер готовности/ четыре элемента И, генератор импульсов, одновибратор и группу п элементов И, 1-е ( i 1,2,3... п) входы рервого, второго и третьего элементов ИЛИ соединены соответственно с запросньом выходом i-ro блока сопр жени  с внешними устройствами, выходы первого, второго и третьего элементов ИЛИ соединены соответственно с запросным выходом 1-го блока сопр жени  с внешними.устройствами, выходы первого , второго и третьего элементов ИЛИ соединены соответственно с входом установки в единицу триггера прерывани , с информационным входом триггера захвата и с информационным входом триггера готовности, входы сброса которых соединены с выходом первого элемента И и с первым управл ющим входом микропроцессора, первый вход первого элемента И соединен с первыми входами второго, третьего и четвертого элементов И и элементов И группы, с вторым управл йщим входом микропроцессора, с выходом генератора импульсов и с входа- ми синхронизации триггера захвата и триггера готоьности, вход установки в ноль триггера прерывани  соединен с вторым входом второго элемента И и с первым управл ющим выходом микропроцессора , выходы триггера прерывани , триггера захвата и триггера готовности соединены соответственно с третьим, четвертым и п тым управл кицими входами микропроцессора, вторые входы третьего и четвертого элементов И соединены соответственно с вторым и третьим управл к дими входами микропроцессора, второй вход 1-го элемента И группы соединен соответственно с i-M управл ющим вУходом группы микропроцессора, второй вход первого элемента И соединен с входом начальной установки микро-ЭВМ,

(п +1)-й вход третьего элемента ИШГ соединен с выходом одновибратора, выход i-ro элемента И группы соеди ,нен соответственно с управл ющим входом 1-го блока сопр жени  с внешними устройствами, выходы триггера захвата и третьего элемента И соединены соответственно с входом чтени  блока пам ти и входом записи блока пам ти, информационный вход микропроцессора соединен с информационными входами блока пам ти и блоков сопр жени  с внешними устрюйствами , информационный выход микропроцессора соединен с информационными входами блока пам ти и блоков сопр жени  2.

Недостатком известной микро-ЭВМ  вл етс  низкое быстродействие. Это обусловлено тем, что при считывании микропроцессором информации из блока пам ти производитс  приостановка работы микро-ЭВМ на врем , необходимое дл  выборки информации из пам ти .

Цель изобретени  - повышение быстродействи  микро-:ЭВМ,

Поставленна  цель достигаетс  тем, что в микро-ЭВМ, содержащую блок пам ти, группу п блоков сопр жени  с внешними устройствами, микропроцессор и блок управлени , содержащий три элемента ИЛИ, триггер прерываний, триггер захвата, тригге готовности, четыре элемента И, генератор импульсов, одновибратор и групу h элементов И, i-e ( i 1,2,3.. п) входы первого, второго и третьего элементов ИЛИ соединены соответ .ственно с запросным выходом i-ro блока сопр жени  с внешними устройствами , выходы первого, второго и третьего элементов ИЛИ соединены соответственно с входом установки в :единицу триггера прерывани , с информационным входом триггера захвата и с информационным входом триггера готовности, входы сброса которых соединены с выходом первого элемента И и с первым управл к цим входом микропроцессора, первый вход первого элемента И соединен с первыми входами второго, третьего и четвертого элементов И и элементов И группы , с вторым управл к цим входом микропроцессора, с выхода генератора импульсов и с входами синхронизации триггера захвата и триггера готовности , вход установки в ноль триггера прерывани  соедииен с вторым входом второго элемента И и с первым упра вл ю1цим выходом микропроцессора , выходы триггера прерывани  триггера захвата и триггера готовности соединены соответственно с третьим, четверть и п тым управл ющими входами микропроцессора, вторые входы третьего и четвертого элементов И соединены соответственно с вторьам и третьим управл к цими/выходами микропроцессора, второй вход

1-го элемента И группы соединен соответственно с 1-м управл ющим выходом группы микропроцессора, второй вход первого элемента И соединен с входом начальной установки микроЭВМ , ( п+1)-й вход третьего элемента ИЛИ соединен с выходом одновибратора , выход 1-го элемента И груп- Ю пы соединен соответственно с управл ющим входом 1-гго блока сопр жени  с внешними устройствами, выходы триггера захвата и третьего элемента И соединены соответственно с вхо- 15 ом чтени  блока пам ти и с входом записи блока пам ти, информационный вход микропроцессора соединен с информационными входами блока пам ти и блоков сопр жени  с внешними уст- 2Q ройствами, информационный выход микропроцессора соединен с информационными входами блока пам ти и блоков сопр жени , введены блок сравнени  и счетчик адреса, причем информаци- онный вход счетчика адреса соединен с адресным выходом микропроцессора и с первым информационным входом . блока сравнени , второй информационный вход которого соединен с адресными входами блока пам ти и блоков 30 сопр жени  с внешними устройствами и с информационным выходом счетчика адреса, счетный вход которого соеинен с выходом второго элемента И, вход сброса счетчика адреса соеди- 35 нен с выходом первого элемента И, вход записи счетчика адреса соединен с входом одновибратора и с выхоом блока сравнени , стробирующий вход которого соединен с выходом 40

четвертого элемента И.

Кроме того, микропроцессор содержит регистр первого операнда,регистр второго операнда, флаговый регистр, регистр команд, первый и второй ком- 45 мутаторы, дешифратор, арифметикологическое устройство, регистровое запоминающее устройство и блок микропрограммного управлени , первый управл ющий выход которого соединен 50 с входами записи регистра первого операнда и регистра второго операнда, выходы регистра первого операнда и регистра второго операнда соединены соответственно с первым и вторым ин- ее формационными входами арифметикологического устройства, вход кода операции которого соединен с вторым управл ющим выходом блока микропроrpciMMHoro управлени  и с входом записи флагового регистра, выход.кото- рого соединен с входом переноса арифметико-логического блока, выход neper носа которого соединен с первым ин )ормационным входом первого коммутатора , второй информационный вход ко- 65

торого соединен с первым выходом второго коммутатора, второй выход которого соединен с информационным входом регистрового запоминающего устройства, первый информационный вход ;зторого коммутатора соединен с первым выходом первого коммутатора, с информационными входами регистра первого операнда, регистра второго операнда, флагового регистра и регистра команд и с входом дешифратора , второй ИНФОРМАЦИОННЫЙ вход второго коммутатора соединен с первым информационным выходом регистрового запоминающего устройства, второй информационный выход которого  вл етс  адресным выходом микропроцессора, вход записи регистра команд, управл ющие входы первого и второго коммутаторов и первый вход чтени -записи регистрового запоминающего устройства подключены к третьему управл ющему выходу блока микропрограммного управлени , вход кода команды которого соединен с выходом регистра команд, группа выходов дешифратора соединена с группой управл ющих входов регистрового запоминающего устройства, второй выход первого коммутатора  вл етс  информационным выходом микропроцессора, третий информационный вход первого коммутатора  вл етс  информационным входом микропроцессора, первый, второй, третий, четвертый и п тый управл ющие входы блока микропрограммного управлени   вл ютс  соответственно первым, вторым, третьим, четвертым и п тым управл ющими входами микропроцессора , четвертый, п тый и шестой управл ющие выходы блока микропрограммного управлени   вл ютс  соответственно первым, вторым и третьим управл ющими выходами микропроцессора , группа управл ющих выходов блока микропрограммного управлени   вл етс  группой управл ющих выходов микропроцессора.

Кроме- того, блок микропрограммного управлени  содержит счетчик, блок пам ти микрокоманд, три дешифратора два элемента ИЛК и три элемента И, причем первый вход первого элемента ИЛИ соединен с первым управл ющим входом блока и с первым, управл ющим выходом блока, второй вход первого элемента ИЛИ соединен с выходом первого дешифратора, второй выход которого соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с п тым и четвертым управл ющими входами блока, третий выход дешифратора соединен с первЕлм входом третьего элемента И, второй вход которого соединен с третьим управл ющим входом блока, выход первого элемента И соединен с входом младшего разр да

адреса блока пам ти микрокоманд, выход второго элемента И соединен с третьим управл ющим выходом блока и с первым входом второго элемента ИЛИ второй вход которого соединен с выходом третьего элемента И, выходы первого и второго элементов ИЛИ соединены соответственно с входом сброса счетчика и с входом синхронизации счетчика, счетный вход которого соединен с вторым управл ющим входом блока, информационный выход счетчика соединен с входом младшей части адреса блока пам ти микрокоманд, вход старшей части адреса которого соединен с информационным входом блока, первый выход которого соединен с входом первого дешифратора, второй выход блока пам ти микрокоманд соединен с входом второго дешифратора, первый, второй и третий выходы которого соединены соответственно с четвертым , п тым и шестым управл ющими выходами блока, группа выходов второго дешифратора  вл етс  группой управл ющих выходов блока, третий выход блока пам ти макрокоманд соединен с входом третьего дешифратора, выход которого соединен с вторым управл ющим выходом блока.

На фиг. 1 представлена схема предлагаемой микро-ЭВМ; на фиг. 2схема микропроцессора; на фиг. 3 схема блока управлени ; на фиг. 4 схема блока сопр жени  с внешними устройствами; на фиг. 5 - схема блока сравнени ; на фиг. б - схема арифметико-логического устройства; на фиг. 7 - схема блока микропрограммного управлени ; на фиг. 8 временна  диаграмма работы микроЭВМ .

Микро-ЭВМ содержит микропроцессор 1, блок 2 пам ти, блок 3 управлени , группу блоков 4 сопр жени  с внешними устройствами, счетчик 5 адреса, блок б сравнени  и вход 7 начальной установки.

Микропроцессор 1 (фиг, 2) содержит регистр 8 первого операнда, регистр 9 второго операнда, флаговый регистр 10, регистр 11 команд, коммутаторы 12 и 13, дешифратор 14, блок 15 микропрограммного управлени , регистровое запоминающее устройство 16, содержащее группу регистров 17 общего назначени , регистр 18 указател  стека, счетчик 19 и регистр 20 адреса. Кроме того, микропроцессор содержит арифметикологическое устройство 21.

. Блок 3 управлени  (фиг. 3) содержит генератор 22 импульсов, триггер 23 прерывани , триггер 24 захвата и триггер 25 готовности, элементы ИЛИ 26, 27 и 28, элементы И 29-34 и одновибратор 35.

Блок 4 сопр жени  с внешними стройствами (Фиг. 4) содержит деифратор 36, коммутатор 37, входные 38 и выходные 39 формирователи управ ющих сигналов. .

Блок б сравнени  (фиг. 5) содержит группу элементов И 40 и элемент И 41.

Арифметико-логическое устройство 21 (фиг. о) содержит сумматор 42, блок 43 элементов И, блок 44 элементов ИЛИ, блок 45 элементов НЕ, блок 46 элементов НЕ, дешифратор 47 one- раций, блоки 48-52 элементов И и блок элементов ИЛИ 53.

Блок 15 микропрограммного управлени  (фиг. 7) содержит счетчик 54, блок 55 пам ти микрокоманд, дешифраторы 56, 57 и 58, элементы И 59,60 и 61 и элементы ИЛИ 62 и 63.

На временной диаграмме работы микро-ЭВМ показаны тактовые импульсы 64 на выходе генератора 22, сигнал 65 адреса на адресном выходе микропроцессора 1, сигнал 66 на выходе счетчика 5 адреса, сигнал

67на выходе элемента И 33, сигнал

68на выходе блока 6 сравнени , сигнал 69 готовности на выходе триггера 25, сигнал 70 чтени  пам ти на выходах элементов И 29-32.

Микро-ЭВМ работает следующим образом.

Дл  приведени  микро-ЭВМ в исходное состо ние на вход элемента И 34 поступает единичный сигнал, в результате чего на выходах блока 3 управлени  вырабатываютс  сигналы начальной установки. По этим сигналам устанавливаетс  в ноль счетчик 5 адреса, регистр 11 команд, регистр 20 адреса и счетчик 54.

По мере выработки импульсов 64 синхронизации генератором 22 в микроЭВМ выполн ютс  действи  в соответствии с программой (набОЕ5ом команд) , хранимой в блоке 2 пам ти. Кажда  команда выполн етс  в течение нескольких циклов операций (на фиг. 10 циклы операций обозначены римскими цифрами). В свою очередь, каждый цикл операции выполн етс  в течение нескольких тактов (на фиг. 8 все циклы операций состо т из п ти тактов ) .

В первом цикле операции выполне ни  каждой команды микропроцессор 1 производит считывание самой команды из блока 2 пам ти. При этом в первом такте каждого цикла операции микропроцессор 1 выставл ет на адресный выход адрес 65 необходимой  чейки блока 2 пам ти. В начале каждого цикла операции микропроцессор 1 вырабатывает на управл ющем выходе сигнал, указывающий на начало цикла перации. Этот сигнал на элементе 33 в блоке 3 управлени  стробируетс  импульсом с выхода генератора 22, в результате чего вырабатываетс  сигнал 67. Во втором такте каждо го цикла операции микропроцессор 1 производит проверку значений сигналов готовности, захвата и прерывани , поступающих с соответствующих триггеров 23-25 на управл ющий вход микропроцессора 1. Если значени  этих сигналов не активны, микропроцессор переходит к выполнению треть его такта цикла операции. В третьем такте первого цикла операции микропроцессор -1 вырабатывает на управл ющем выходе сигнал, указывающий на то, что из блока 2 пам ти производитс  чтение команды. Блок 3 упра лени  вырабатывает сигнал 70. Коман ду, считываемую из блока 2 пам ти, микропроцессор 1 принимает в регист 11.команд. По заднему фронту сигнал 70 к счетчику 5 адреса прибавл етс  единица (позици  66), в результате чего заранее подготавливаетс  адрес следующей команды или необходимой информации. В зависимости от прин той команды микропроцессор 1 в четвертом и п том тактах цикла операции производит внутренние действи  (различные пересылки, арифметикологические операции и др.). Арифметико-логические операции микропроцессор 1 выполн ет над двум  операн дами, наход щимис  в регистрах 8 и 9. В зависимости от заданной операции на одном из выходов дешифрато ра 47.вырабатываетс  единичный сигнал . По этому сигналу открыва.етс  одна из rpyrtn блокирующих элементов И 48-52, и результат соответствующе операции передаетс  на выход арифме тико-логи-ческого устройства 21. Результат операции пересылаетс  в регистр 8 или в один из регистров регистрового запоминанвдего устройства 16. Управление этими манипул ци ми осуществл 1,т блок 15 микропрограммного управлени . в зависимости от прин той команд из блока 55 пам ти выбираетс  соответствующий управл ющий код. По мере пересчета счетчика 54 из блока 5 пам ти последовательно выбираютс  управл ющие коды, в результате чего на выходах дешифраторов 56, 57 и 58 вырабатываютс  управл юише сигналы, при помощи которых выполн етс  прин та  команда. Во втором цикле 0л(фиг. 8) опера ции прин той команды производитс  считывание вспомогательной информации из блока 2 пам ти. При этом в первом такте микропроцессор 1 выста л ет адрес необходимой информации н адресный выход. При естественном по р дке следовани  адресов микропроцессор 1 вычисл ет адрес следующей Команды (информации) путем прибавле ни  единицы к текущему адресу. При совпадении адресов на выходе счетчика 5 и адресном выходе микропроцессора 1 необходима  информаци  в блоке 2 пам ти оказываетс  заранее выбранной . В третьем такте по сигналу 70 считываетс  из блока 2 пам ти в микропроцессор 1 соответствующа  информаци , а к содержимому счетчика 5 прибавл етс  единица. В четвертом и п том .тактах цикла О операции -выполн ютс  внутренние действи  микропроцессора 1. На этом завершаетс  выполнение текущей команды. В первом цикле Tj операции вьтолнени  следующей команды производитс  считывание микропроцессором 1 команды из блока 2 пам ти. В первом такте цикла 12 операции микропроцессор 1 выставл ет адрес следующей команды на адресный выход. Например, этот адрес формировалс  с нарушением естественного пор дка (условный или безусловный переход). Тогда адрес- на выходе счетчика 5 адреса не совпадает с адресом на выходе микропроцессора 1. На выходе блока 6 сравнени  вырабатываетс  сигнал 68. По этому сигналу адрес с выхода микропроцесрора 1 заноситс  в счетчик 5 адреса, а одновибратор 35 запускаетс . Сигналом с выхода одновибратора 35 устанавливаетс  в единицу триггер 25 готовности, в результате чего вырабатываетс  сигнал 69. Во втором такте при проверке микропроцессором 1 значени  сигнала 69 готовнос ти на выходе дешифратора 56 вырабатываетс  единичный сигнал, открывающий элемент И 59. Так как сигнал 69 имеет активное единичное значение, срабатывает элемент И 59, в результате чего блокируетс  работа счетчика 54. Поэтому в третьем такте цикла tz операции при выдаче сигнала 70 работа микропроцессора 1 пр1иостанавливаетс  на врем , необходимое дл  перевыбора информации из блока 2 пам ти по вновь занесенному в счетчик 5 адресу. Врем  приостановки определ етс  врем задающими характеристиками одновибратора 35. После отработки одновибратором 35 интервала приостановки снимаетс  сигнал 69, после чего микропроцессор 1 возобновл ет свою работу. Из блока 2 памйти считываетс  необходима  команда . По заднему фронту сигнала 70 к содержимому счетчика 5 адреса прибавл етс  единица, и в дальнейшем работа микро-ЭВМ производитс  аналогичным образом. В процессе работы микро-ЭВМ микропроцессор 1 может обращатьс  к внешним устройствам. При этом по адресу с выхода счетчика 5 выбираетс  один из блоков 4 сопр жени  с внешними устройствами. В блоке 4 сопр жени  с внешними устройствами срабатывает дешифратор 36 и подключает соответствующее внешнее устройство. По сигналам обращени  с соответствующего выхода блока 3 управлени  управл етс  коммутатор 37,в результате чего необходима  информаци  передаетс  либо во внешнее устройство с информационного выхода микропроцессора 1,либо,наоборот,из внешнегр устройства в микропроцессор 1.

В свою очередь, внешние устройства могут выдавать запросы на обслуживание . Соответствующий блок 4 сопр жени  с внешними устройствами устанавливает на сигнальном выходе запрос на обслуживание. В зависимости от вида обслуживани  это может быть запрос на прерывание, запрос на захват (при пр мом доступе к блоку пам ти) или запрос на приостановку (сн тие готовности). По сигналу запроса в блоке 3 управлени  устанавливаетс  в единицу одна из триггеров 23, 24 и 25. По едннкчному сигналу с выхода соответствующего триггера микропроцессор 1 либо переходит на подпрограмму обработки прерывани , либо приостанавливает свою работу (при сн тии готовности).

В режиме захвата одновременно с приостановкой блокируютс  выходы микропроцессора 1 и счетчика 5 адреса , чем обеспечиваетс  доступ внешнего устройства к блоку 2 пам ти. Таким образом, в предложенной микро-ЭВМ при обращении микропроцессора к блоку пам ти в случае естественного пор дка следовани  адресов приостановка микро-ЭВМ не производитс .

В результате этого, длительность цикла выполнени  команды в данной микро-ЭВМ сокращаетс , что приводит к более высокому быстродействию по сравнению известной микро-ЭВМ.

а

1J

Ж1

JfJ

Г7 t

риг 1

I

t

/ffl

/7

1

фие.2

77

Ж

Ж

7

04

Фие.Ъ

1:1

й-г

t/e 5

I с

I НИИ 111 I

Фиг. б

и

w к.

57 6«

и

70

Claims (3)

1. МИКРО-ЭВМ, содержащая блок памяти, группу η блоков сопряжения с внешними устройствами, микропроцессор и блок управления, содержащий три элемента ИЛИ, триггер прерываний, триггер захвата, тригггер готовности, четыре элемента И, генератор импульсов, одновибратор и группу η элементов И, i-e ( i = = 1,2,3,..., η) входы первого, второго и третьего элементов ИЛИ соединены соответственно с запросным выходом i-го блока сопряжения с внешними устройствами, выходы первого, второго и третьего элементов ИЛИ соединены соответственно с входом установки в единицу триггера прерывания, с информационным входом триггера захвата и с информационным входом триггера готовности,входы сброса которых соединены с выходом первого элемента И и с первым управляющим входом микропроцессора,первый вход первого элемента И соединен с первыми входами второго,третьего и четвертого элементов И и элементов И .группы,с вторым управляющим входом i микропроцессора, с выходом генера тора импульсов и.с входами синхронизации триггера захвата и триггера готовности, вход установки в ноль триггера прерывания соединен с вторым входом второго элемента И и с первым управляющим выходом микропроцессора, выходы триггера прерывания, триггера захвата и триггера готовности соединены соответственно с третьим, четвертым и пятым управляющими входами микропроцес- сора, вторые входы третьего и четвертого элементов И соединены соответственно с вторым и третьим управляющими выходами микропроцессора, второй вход ί-го элемента И группы соединен соответственно с g ΐ-м управляющим выходом группы ® микропроцессора, второй вход первого элемента И соединен со входом |wr начальной установки микро-ЭВМ, |f (η +1)-й вход третьего элемента ИЛИ. | соединен с выходом одновибратора, вы-g ход i-го элемента И группы соединен ^s соответственно с управляющим входом ΐ—го блока сопряжения с внешними устройствами, выходы триггера захвата и третьего элемента И соединены соответственно с входом чтения блока памяти и со входом записи блока памяти, информационный вход микропроцессора соединен с информационными входами блока памяти и блоков сопря-‘ жения с внешними устройствами, ин- Э* формационный выход микропроцессора соединен с информационными входами • блока памяти и блоков сопряжения, отличающаяся тем, что, с целью повышения быстродействия, она дополнительно содержит блок сравнения и счетчик адреса, причем информационный вход счетчика адреса соединен с адресным выходом микропроцессора и с первым информационным входом блока сравнения, второй информ мационный вход которого соединен с ;адресными входами блока памяти и блоков сопряжения с внешними устройствами и с информационным выходом счетчика адреса, счетный вход которого соединен с выходом второго элемента И, вход сброса счетчика адреса соединен с выходом первого элемента И, вход записи счетчика адреса соединен с входом одновибратора и с выходом блока сравнения, стробирующий вход которого соединен с выходом четвертого элемента И.

2. Микро-ЭВМ по п.1, о т л ич а ю щ а я с я тем, что микропроцессор содержит регистр первого операнда, регистр второго операнда, флаговый регистр, регистр команд, первый и второй коммутаторы, дешифратор, арифметико-логическое устройство, регистровое запоминающее устройство и блок микропрограммного управления, первый управляющий выход которого соединен с входами записи регистра первого операнда и регистра второго операнда, выходы регистра первого операнда и регистра второго операнда соединены соответственно с первым и вторым информационными входами арифметико-логического устройства, вход кода операции которого соединен с вторым управляющим выходом блока микропрограммного управления и с входом записи флагового регистра, выход которого соединен с входом переноса арифметико-логического блока, выход переноса которого соединен с первым информационным входом первого коммутатора, второй информационный вход которого соединен с первым выходом второго коммутатора, второй выход которого соединен с информационным входом регистрового запоминающего устройства, первый информационный вход второго коммутатора соединен с первым, выходом первого коммутатора, с информационными входами регистра первого операнда, регистра второго операнда, флагового регистра и регистра команд и с входом дешифратора, второй информационный вход второго коммутатора соединен с первым информационным выходом регистрового запоминающего устройства, второй информационный выход которого является адресным выходом микропроцессора, вход записи регистра команд, управляющие входы первого и второго коммутаторов и первый вход чтения-записи регистровго запо?минающего устройства подключены к третьему управляющему выходу блока микропрограммного управления, вход кода команды которого соединен с выходом регистра команд, группа выходов дешифратора соединена с группой управляющих входов регистрового запоминающего устройства, второй выход первого коммутатора является -информационным выходом микропроцессора, третий информационный вход пер« вого коммутатора является информационным входом микропроцессора, первый, второй, третий, четвертый и пятый управляющие входы блока микропрограммного управления являются соответственно первым, вторым, третьим, четвертым и пятым управляющими входами микропроцессора, четвертый, пятый и шестой управляющие выходы бло ка микропрограммного управления являются соответственно первым, вторым и третьим управляющими выходами микропроцессора, группа управляющих выходов блока микропрограммного управления является группой управляющих выходов микропроцессора.

3. Микро-ЭВМ попп.1и2, отличающаяся тем, что блок микропрограммного управления содержит счетчик, блок памяти микрокоманд, три дешифратора, два элемента ИЛИ и три элемента И, причем первый вход первого элемента ИЛИ соединен с первым управляющим входом блока и с первым управляющим выходом блок*а, второй вход первого элемента ИЛИ соединен с выходом первого дешифратора, второй выход которого соеди нен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с пятым и четвертым управляющими входами блока, третий выход дешифратора соединен с первым входом третьего элемента И, второй вход которого соединен с третьим управляющим входом блока, выход первого элемента И соединен, с входом младшего разряда адреса блока памяти микрокоманд, выход второго элемента И соединен с третьим управляющим выходом блока и с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выходы первого и второго элементов ИЛИ соединены соответственно с входом сброса счетчика и с входом синхронизации счетчика, счетный вход которого соединен со вторым управляющим входом' блока, информационный выход счеФчика сое динен с входом младшей части адреса блока памяти микрокоманд, вход старшей части адреса которого соединен с информационным входом блока, первый выход которого соединен с входом первого дешифратора, второй выход блока памяти микрокоманд соединен с входом второго дешифратора, первый, второй и третий выходы которого соединены соответственно с четвертым, пятым и шестым управляющими выходами блока, группа выходов второго дешифратора является группой, управляющих выходов блока, третий выход блока памяти микрокоманд соединен с входом третьего дешифратора, выход которого соединен со вторым управляющим выходом блока.