JP2581080B2 - デバック用マイクロプロセッサ - Google Patents
デバック用マイクロプロセッサInfo
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- JP2581080B2 JP2581080B2 JP62147648A JP14764887A JP2581080B2 JP 2581080 B2 JP2581080 B2 JP 2581080B2 JP 62147648 A JP62147648 A JP 62147648A JP 14764887 A JP14764887 A JP 14764887A JP 2581080 B2 JP2581080 B2 JP 2581080B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はインサーキットエミュレータに用いられるデ
バッグ用マイクロプロセッサに関する。
バッグ用マイクロプロセッサに関する。
従来、デバッグ用マイクロプロセッサはエミュレート
するマイクロプロセッサの機能以上のメモリ管理機能を
持っていない。一方、インサーキットエミュレータで
は、マイクロプロセッサのメモリ空間すべてをユーザへ
解放する必要があるため、モニタプログラムエリアはバ
ンク切換えなどの手法でユーザメモリエリアと共存させ
ていた。しかしデバッグ用マイクロプロセッサがメモリ
バンク管理機能を持っていないため、外部でメモリバン
ク管理を行なう必要があった。
するマイクロプロセッサの機能以上のメモリ管理機能を
持っていない。一方、インサーキットエミュレータで
は、マイクロプロセッサのメモリ空間すべてをユーザへ
解放する必要があるため、モニタプログラムエリアはバ
ンク切換えなどの手法でユーザメモリエリアと共存させ
ていた。しかしデバッグ用マイクロプロセッサがメモリ
バンク管理機能を持っていないため、外部でメモリバン
ク管理を行なう必要があった。
第３図はデバッグ用マイクロプロセッサを用いたメモ
リバンク管理の従来例を示すブロック図である。
リバンク管理の従来例を示すブロック図である。
デバッグ用マイクロプロセッサ21には、ステータス信
号33,アドレスバス34およびデータバス35が接続されて
いる。ステータスデコーダ30はステータス信号33をデコ
ードして、データアクセス命令の命令実行サイクルだけ
“1"になるデータアクセス信号27と、I/Oポート書込み
信号36を出力する。アドレスデコーダ31はアドレスバス
34上のアドレスをデコードし、I/Oポート32を選択す
る。I/Oポート32はI/O命令でデータバス35上のデータを
ラッチして出力する。アンドゲート23は、I/Oポート32
に“1"が設定された場合には、データアクセス信号27を
出力する。デバッグ用マイクロプロセッサ21はスーパバ
イザ割込み信号10を受付けたときスーパバイザ割込み応
答信号28を“1"にして割込み処理に入る。オアゲート24
は、インバータ25によって反転されたスーパバイザ割込
み応答信号28と、アンドゲート23の出力を入力してユー
ザ／モニタ切換信号29を出力する。ユーザメモリ15およ
びモニタメモリ16は、それぞれユーザ／モニタ切換信号
29が“1"および“0"のとき選択される。したがって、ス
ーパーバイザ割込み応答信号28が“0"のとき、ユーザメ
モリ15が選択され、“1"のときには、メモリ16が選択さ
れる。しかし、例えばユーザメモリ15の蓄積データの変
更を行うときのように、ユーザメモリ15のアクセスとモ
ニタメモリ16のアクセスの両方が必要な場合がある。こ
のようなユーザメモリ15の蓄積データの変更を、モニタ
メモリ16に蓄積された命令によって実行するとき、命令
のフェッチサイクルにはモニタメモリ16を選択し、命令
の実行サイクルにはユーザメモリ15を選択することによ
り行われる。したがって、この場合には次のような処理
になる。まずスーパバイザ割込み信号10は“1"の状態で
モニタメモリ16を選択し、次に、I/O命令によってI/Oポ
ート書込み信号36を“1"にするとともに、I/Oポート32
に、データバス35を経て、“1"をセットする。次に、デ
ータアクセス命令がフェッチされると、データアクセス
信号27が命令実行サイクルのみ“1"となる。したがっ
て、データアクセス命令の実行サイクルにのみユーザメ
モリ15が選択され、次のフェッチサイクルにはデータア
クセス信号27“0"になって、再びモニタメモリ16が選択
される。
号33,アドレスバス34およびデータバス35が接続されて
いる。ステータスデコーダ30はステータス信号33をデコ
ードして、データアクセス命令の命令実行サイクルだけ
“1"になるデータアクセス信号27と、I/Oポート書込み
信号36を出力する。アドレスデコーダ31はアドレスバス
34上のアドレスをデコードし、I/Oポート32を選択す
る。I/Oポート32はI/O命令でデータバス35上のデータを
ラッチして出力する。アンドゲート23は、I/Oポート32
に“1"が設定された場合には、データアクセス信号27を
出力する。デバッグ用マイクロプロセッサ21はスーパバ
イザ割込み信号10を受付けたときスーパバイザ割込み応
答信号28を“1"にして割込み処理に入る。オアゲート24
は、インバータ25によって反転されたスーパバイザ割込
み応答信号28と、アンドゲート23の出力を入力してユー
ザ／モニタ切換信号29を出力する。ユーザメモリ15およ
びモニタメモリ16は、それぞれユーザ／モニタ切換信号
29が“1"および“0"のとき選択される。したがって、ス
ーパーバイザ割込み応答信号28が“0"のとき、ユーザメ
モリ15が選択され、“1"のときには、メモリ16が選択さ
れる。しかし、例えばユーザメモリ15の蓄積データの変
更を行うときのように、ユーザメモリ15のアクセスとモ
ニタメモリ16のアクセスの両方が必要な場合がある。こ
のようなユーザメモリ15の蓄積データの変更を、モニタ
メモリ16に蓄積された命令によって実行するとき、命令
のフェッチサイクルにはモニタメモリ16を選択し、命令
の実行サイクルにはユーザメモリ15を選択することによ
り行われる。したがって、この場合には次のような処理
になる。まずスーパバイザ割込み信号10は“1"の状態で
モニタメモリ16を選択し、次に、I/O命令によってI/Oポ
ート書込み信号36を“1"にするとともに、I/Oポート32
に、データバス35を経て、“1"をセットする。次に、デ
ータアクセス命令がフェッチされると、データアクセス
信号27が命令実行サイクルのみ“1"となる。したがっ
て、データアクセス命令の実行サイクルにのみユーザメ
モリ15が選択され、次のフェッチサイクルにはデータア
クセス信号27“0"になって、再びモニタメモリ16が選択
される。
インサーキットエミュレータにおいてはユーザに全て
のメモリ空間を開放するためユーザメモリエリアとモニ
タエリアをバンク切換えしなくてはならないが、デバッ
グ用マイクロプロセッサはメモリバンク管理の機能をも
たないため、外部でメモリバンク管理をしなくてはなら
ない。しかし、第３図の装置において、データアクセス
信号27は、データアクセス命令をデバッグ用マイクロプ
ロセッサ21の命令デコード回路によってデコードし、そ
の出力をエンコードしてステータス信号を生成してプロ
セッサ21の外部に出力し、さらに、そのステータス信号
33をステータスデコーダ30によって再びデコードして得
られたものである。また、I/Oポート32に設定される信
号は、アドレスデコーダ31の出力によって指定されたI/
Oポート32にデータバス35を介して伝送されたものであ
る。このように従来のメモリバンク管理用装置はメモリ
バンク管理をデバッグ用マイクロプロセッサの外部で実
現するために、回路が複雑になるという欠点がある。
のメモリ空間を開放するためユーザメモリエリアとモニ
タエリアをバンク切換えしなくてはならないが、デバッ
グ用マイクロプロセッサはメモリバンク管理の機能をも
たないため、外部でメモリバンク管理をしなくてはなら
ない。しかし、第３図の装置において、データアクセス
信号27は、データアクセス命令をデバッグ用マイクロプ
ロセッサ21の命令デコード回路によってデコードし、そ
の出力をエンコードしてステータス信号を生成してプロ
セッサ21の外部に出力し、さらに、そのステータス信号
33をステータスデコーダ30によって再びデコードして得
られたものである。また、I/Oポート32に設定される信
号は、アドレスデコーダ31の出力によって指定されたI/
Oポート32にデータバス35を介して伝送されたものであ
る。このように従来のメモリバンク管理用装置はメモリ
バンク管理をデバッグ用マイクロプロセッサの外部で実
現するために、回路が複雑になるという欠点がある。
本発明のデバック用マイクロプロセッサは、インサー
キットエミュレータに用いられるデバック用マイクロプ
ロセッサにおいて、通常の命令実行時にはユーザプログ
ラムを記憶したユーザメモリを選択する第１の論理レベ
ルを出力し、スーパバイザ割り込みによる処理時にはモ
ニタプログラムを記憶したモニタメモリを選択する第２
の論理レベルを出力し、前記モニタメモリを選択中に前
記ユーザメモリへのアクセス命令がフェッチされた場合
には、前記アクセス命令の命令実行サイクルの期間のみ
第１の論理レベルを出力するユーザモニタ切換信号生成
回路を備え、前記割り込み処理時において前記ユーザメ
モリは前記モニタメモリ中の前記アクセス命令によって
選択されると共に前記ユーザプログラムは前記命令実行
サイクルの期間実行され、実行終了後は前記モニタメモ
リを選択し前記モニタプログラムを実行することを特徴
とする。
キットエミュレータに用いられるデバック用マイクロプ
ロセッサにおいて、通常の命令実行時にはユーザプログ
ラムを記憶したユーザメモリを選択する第１の論理レベ
ルを出力し、スーパバイザ割り込みによる処理時にはモ
ニタプログラムを記憶したモニタメモリを選択する第２
の論理レベルを出力し、前記モニタメモリを選択中に前
記ユーザメモリへのアクセス命令がフェッチされた場合
には、前記アクセス命令の命令実行サイクルの期間のみ
第１の論理レベルを出力するユーザモニタ切換信号生成
回路を備え、前記割り込み処理時において前記ユーザメ
モリは前記モニタメモリ中の前記アクセス命令によって
選択されると共に前記ユーザプログラムは前記命令実行
サイクルの期間実行され、実行終了後は前記モニタメモ
リを選択し前記モニタプログラムを実行することを特徴
とする。
したがって、割込み処理によってユーザメモリからモ
ニタメモリにメモリバンクを切換え、さらに、モニタメ
モリに蓄積された命令がユーザメモリをアクセスするこ
とを指示したときには、命令によってユーザ／モニタ切
換え信号生成回路の処理動作を切換えることにより、ユ
ーザメモリアクセス命令の命令実行サイクルの期間だけ
ユーザメモリをアクセスし、次のフェッチサイクルには
再びモニタメモリをアクセスすることができる。このよ
うにして、外部回路を用いることなく、メモリバンクを
管理することができる。
ニタメモリにメモリバンクを切換え、さらに、モニタメ
モリに蓄積された命令がユーザメモリをアクセスするこ
とを指示したときには、命令によってユーザ／モニタ切
換え信号生成回路の処理動作を切換えることにより、ユ
ーザメモリアクセス命令の命令実行サイクルの期間だけ
ユーザメモリをアクセスし、次のフェッチサイクルには
再びモニタメモリをアクセスすることができる。このよ
うにして、外部回路を用いることなく、メモリバンクを
管理することができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のデバッグ用マイクロプロセッサの一
実施例のブロック図である。
実施例のブロック図である。
本実施例のデバッグ用マイクロプロセッサ１は、従来
のデバッグ用マイクロプロセッサと同様の命令デコード
回路11,命令実行回路12,バス制御回路13,および割込み
制御回路14を有し、新たにユーザメモリアクセスプリフ
ィクス命令と、ユーザ／モニタ切換信号生成回路２を有
している。
のデバッグ用マイクロプロセッサと同様の命令デコード
回路11,命令実行回路12,バス制御回路13,および割込み
制御回路14を有し、新たにユーザメモリアクセスプリフ
ィクス命令と、ユーザ／モニタ切換信号生成回路２を有
している。
命令デコード回路11はデータアクセス命令をデコード
し、バス制御回路13は、命令実行回路12を介して命令デ
コード回路11の出力を入力し、データアクセス信号７と
して、データアクセス命令の命令実行サイクルにだけ、
“1"を出力する。割込み制御回路14は、スーパバイザ割
込み信号10を受付けるとスーパバイザ割込み応答信号８
として“1"を出力する。
し、バス制御回路13は、命令実行回路12を介して命令デ
コード回路11の出力を入力し、データアクセス信号７と
して、データアクセス命令の命令実行サイクルにだけ、
“1"を出力する。割込み制御回路14は、スーパバイザ割
込み信号10を受付けるとスーパバイザ割込み応答信号８
として“1"を出力する。
ユーザメモリアクセスプリフィクス命令は、割込み処
理中にユーザメモリ15をアクセスすることを指示する命
令で、メモリをアクセスする命令の直前にプリフィクス
が付けられていて、こをプリフィクス（ユーザメモリア
クセスプリフィクス）を付けた命令の命令実行サイクル
の期間だけ、命令デコード回路11はユーザメモリアクセ
ス信号６として“1"を出力する。ユーザ／モニタ切換信
号生成回路２は、アンドゲート３、オアゲート４および
インバータ５によって構成され、ユーザ／モニタ切換信
号９を出力してユーザメモリ15とモニタメモリ16とを選
択制御する。すなわち、アンドケード３はユーザメモリ
アクセス信号６とデータアクセス信号７を入力し、ユー
ザメモリアクセス信号６が“1"の期間のみデータアクセ
ス信号７を出力する。オアゲート４は反転スーパバイザ
割込み応答信号とアンドゲート３の出力を入力し、通常
の命令実行時（スーパバイザ割込み応答信号が“0"のと
き）にはユーザ／モニタ切換信号９として“1"を出力し
てユーザメモリ15を選択し、スーパバイザ割込み信号10
が受付けられた場合においてユーザメモリアクセス信号
６が“0"のとき（ユーザメモリアクセスプリフィクス命
令がフェッチされていないとき）にはユーザ／モニタ切
換信号９として“0"を出力してモニタメモリ16を選択す
る。また、スーパバイザ割込み処理中に、ユーザメモリ
アクセス信号６が“1"のとき、すなわち、ユーザメモリ
アクセスプリフィクス命令がフェッチされたとき（モニ
タメモリ16に蓄積されたユーザメモリアクセス命令を実
行するとき）、オアゲート４はデータアクセス命令の実
行サイクルの期間のみ、ユーザ／モニタ切換信号９とし
て“1"を出力してユーザメモリ15を選択し、次のフェッ
チサイクルには再びモニタメモリ16を選択する。
理中にユーザメモリ15をアクセスすることを指示する命
令で、メモリをアクセスする命令の直前にプリフィクス
が付けられていて、こをプリフィクス（ユーザメモリア
クセスプリフィクス）を付けた命令の命令実行サイクル
の期間だけ、命令デコード回路11はユーザメモリアクセ
ス信号６として“1"を出力する。ユーザ／モニタ切換信
号生成回路２は、アンドゲート３、オアゲート４および
インバータ５によって構成され、ユーザ／モニタ切換信
号９を出力してユーザメモリ15とモニタメモリ16とを選
択制御する。すなわち、アンドケード３はユーザメモリ
アクセス信号６とデータアクセス信号７を入力し、ユー
ザメモリアクセス信号６が“1"の期間のみデータアクセ
ス信号７を出力する。オアゲート４は反転スーパバイザ
割込み応答信号とアンドゲート３の出力を入力し、通常
の命令実行時（スーパバイザ割込み応答信号が“0"のと
き）にはユーザ／モニタ切換信号９として“1"を出力し
てユーザメモリ15を選択し、スーパバイザ割込み信号10
が受付けられた場合においてユーザメモリアクセス信号
６が“0"のとき（ユーザメモリアクセスプリフィクス命
令がフェッチされていないとき）にはユーザ／モニタ切
換信号９として“0"を出力してモニタメモリ16を選択す
る。また、スーパバイザ割込み処理中に、ユーザメモリ
アクセス信号６が“1"のとき、すなわち、ユーザメモリ
アクセスプリフィクス命令がフェッチされたとき（モニ
タメモリ16に蓄積されたユーザメモリアクセス命令を実
行するとき）、オアゲート４はデータアクセス命令の実
行サイクルの期間のみ、ユーザ／モニタ切換信号９とし
て“1"を出力してユーザメモリ15を選択し、次のフェッ
チサイクルには再びモニタメモリ16を選択する。
次に、本実施例の動作について説明する。
データアクセス信号７は、データアクセス命令の命令
実行サイクルに“1"となり、命令フェッチサイクルには
“0"を保つ。ユーザプログラムエミュレーション時には
スーパバイザ割込み応答信号８は“0"となっているの
で、ユーザ／モニタ切換信号９は“1"となってユーザメ
モリ15が選択される。スーパバイザ割込み信号10を受付
けて、スーパバイザ割込み応答信号８が“1"となると、
デバッグ用マイクロプロセッサ１はモニタプログラムを
実行し、通常の命令実行の間はユーザメモリアクセス信
号６が“0"であるので、ユーザ／モニタ切換信号９は
“0"となってモニタメモリ16が選択されるが、このとき
ユーザメモリアクセスプリフィックス命令がフェッチさ
れると、該命令の命令実行サイクルの間だけユーザメモ
リアクセス信号６が“1"となり、データアクセス信号７
が“1"の期間だけユーザ／モニタ切換信号９は“1"とな
り一時的にユーザメモリ16がアクセスされる。
実行サイクルに“1"となり、命令フェッチサイクルには
“0"を保つ。ユーザプログラムエミュレーション時には
スーパバイザ割込み応答信号８は“0"となっているの
で、ユーザ／モニタ切換信号９は“1"となってユーザメ
モリ15が選択される。スーパバイザ割込み信号10を受付
けて、スーパバイザ割込み応答信号８が“1"となると、
デバッグ用マイクロプロセッサ１はモニタプログラムを
実行し、通常の命令実行の間はユーザメモリアクセス信
号６が“0"であるので、ユーザ／モニタ切換信号９は
“0"となってモニタメモリ16が選択されるが、このとき
ユーザメモリアクセスプリフィックス命令がフェッチさ
れると、該命令の命令実行サイクルの間だけユーザメモ
リアクセス信号６が“1"となり、データアクセス信号７
が“1"の期間だけユーザ／モニタ切換信号９は“1"とな
り一時的にユーザメモリ16がアクセスされる。
第２図は本発明のデバッグ用マイクロプロセッサの第
２の実施例のブロック図である。
２の実施例のブロック図である。
本実施例は、第１の実施例のユーザメモリアクセスプ
リフィックス命令およびユーザ／モニタ切換信号生成回
路２の代りに、ユーザメモリリード切換命令、ユーザメ
モリライト切換命令およびモニタメモリアクセス切換命
令を設け、さらにユーザメモリリード切換命令、ユーザ
メモリライト切換命令を独立に実行し、かつ、これらの
命令の実行がモニタメモリアクセス切換命令でクリヤさ
れるユーザ／モニタ切換信号生成回路2Aを設けたもので
ある。
リフィックス命令およびユーザ／モニタ切換信号生成回
路２の代りに、ユーザメモリリード切換命令、ユーザメ
モリライト切換命令およびモニタメモリアクセス切換命
令を設け、さらにユーザメモリリード切換命令、ユーザ
メモリライト切換命令を独立に実行し、かつ、これらの
命令の実行がモニタメモリアクセス切換命令でクリヤさ
れるユーザ／モニタ切換信号生成回路2Aを設けたもので
ある。
命令デコード回路15は、ユーザメモリリード命令、ユ
ーザメモリライト命令、モニタメモリアクセス命令をデ
コードして、ユーザメモリリード信号61、ユーザメモリ
ライト信号62およびモニタメモリアクセス信号14をアク
ティブにする。また、命令デコード回路15はデータリー
ド命令、データライト命令をデコードし、バス制御回路
17は命令実行回路16を介して命令デコード回路15の出力
を入力すると、それぞれデータリード信号71およびデー
タライト信号72をデータリード命令およびデータライト
命令の命令実行サイクルにだけ“1"にする。フイップフ
ロップ12,13は、それぞれプリセット端子PRにはユーザ
メモリリード信号61、ユーザメモリライト信号62を入力
し、入力信号61,62が“1"のとき、出力端子Ｑから“1"
を出力する。また、フリップフロップ12,13はモニタメ
モリアクセス信号14をクリヤ端子CLRに入力し、この信
号14が“1"のとき、出力Ｑはクリヤされる。アンドゲー
ト31,32はそれぞれデータリード信号71およびフリップ
フロップ12の出力、データライト信号72およびフリップ
フロップ13の出力を入力し、それぞれの入力信号の論理
積を出力する。３入力オアゲート4Aはスーパバイザ割込
み応答信号８の反転信号と、アンドゲート31,32の出力
を入力し、それらの論理和をユーザ／モニタ切換信号9A
として出力する。
ーザメモリライト命令、モニタメモリアクセス命令をデ
コードして、ユーザメモリリード信号61、ユーザメモリ
ライト信号62およびモニタメモリアクセス信号14をアク
ティブにする。また、命令デコード回路15はデータリー
ド命令、データライト命令をデコードし、バス制御回路
17は命令実行回路16を介して命令デコード回路15の出力
を入力すると、それぞれデータリード信号71およびデー
タライト信号72をデータリード命令およびデータライト
命令の命令実行サイクルにだけ“1"にする。フイップフ
ロップ12,13は、それぞれプリセット端子PRにはユーザ
メモリリード信号61、ユーザメモリライト信号62を入力
し、入力信号61,62が“1"のとき、出力端子Ｑから“1"
を出力する。また、フリップフロップ12,13はモニタメ
モリアクセス信号14をクリヤ端子CLRに入力し、この信
号14が“1"のとき、出力Ｑはクリヤされる。アンドゲー
ト31,32はそれぞれデータリード信号71およびフリップ
フロップ12の出力、データライト信号72およびフリップ
フロップ13の出力を入力し、それぞれの入力信号の論理
積を出力する。３入力オアゲート4Aはスーパバイザ割込
み応答信号８の反転信号と、アンドゲート31,32の出力
を入力し、それらの論理和をユーザ／モニタ切換信号9A
として出力する。
次に、本実施例の動作を説明する。
割込み処理中にユーザメモリ15を読出する場合にはユ
ーザメモリリード切換命令を実行し、ユーザメモリリー
ド信号61をアクティブにしてフリップフロップ12をプリ
セットする。以降のデータ読出し時には、データリード
信号71が“1"になるとユーザ／モニタ切換信号9Aが“1"
になってユーザメモリ15を選択する。同様にユーザメモ
リ15を読出す場合にはユーザメモリライト切換命令を実
行し、ユーザメモリライト信号62をアクティブにしてフ
リップフロップ13をプリセットする。以降のデータ書込
み時にはデータライト信号72が“1"になるとユーザ／モ
ニタ切換信号9Aが“1"になってユーザメモリ15が選択さ
れる。ユーザメモリ15のアクセスからモニタメモリ16の
アクセスに戻すにはモニタメモリアクセス切換命令を実
行し、モニタメモリアクセス信号14のアクティブにする
ことによりフリップフロップ12,13をクリアして、デー
タリード／ライト時にユーザ／モニタ切換信号9Aが“0"
になりモニタメモリ16が選択される。
ーザメモリリード切換命令を実行し、ユーザメモリリー
ド信号61をアクティブにしてフリップフロップ12をプリ
セットする。以降のデータ読出し時には、データリード
信号71が“1"になるとユーザ／モニタ切換信号9Aが“1"
になってユーザメモリ15を選択する。同様にユーザメモ
リ15を読出す場合にはユーザメモリライト切換命令を実
行し、ユーザメモリライト信号62をアクティブにしてフ
リップフロップ13をプリセットする。以降のデータ書込
み時にはデータライト信号72が“1"になるとユーザ／モ
ニタ切換信号9Aが“1"になってユーザメモリ15が選択さ
れる。ユーザメモリ15のアクセスからモニタメモリ16の
アクセスに戻すにはモニタメモリアクセス切換命令を実
行し、モニタメモリアクセス信号14のアクティブにする
ことによりフリップフロップ12,13をクリアして、デー
タリード／ライト時にユーザ／モニタ切換信号9Aが“0"
になりモニタメモリ16が選択される。
第１の実施例ではモニタ実行中にユーザメモリ15をア
クセスする場合、データの読出しと書込みの区別をしな
いで切換えていたのでモニタメモリ16からユーザメモリ
15へデータを転送する場合、プリフィクスを付けないメ
モリリード命令で一旦マイクロプロセッサ１内部のレジ
スタにモニタメモリ16から読出し、次に、ユーザエリア
アクセスプリフィクスを付けたメモリライト命令でユー
ザメモリ15に転送しなくてはならない。通常のマイクロ
プロセッサでは、あるメモリを読出すためのメモリリー
ド命令の実行と、他のメモリに書込むためのメモリライ
ト命令の実行を１命令で行うことができる命令を有して
いる。例えばモニタメモリ16からユーザメモリ15へデー
タを転送する場合には、ユーザメモリライト信号62を
“1"にし、ユーザメモリリード信号を“0"にしてフリッ
プフロップ13,12のＱ出力をそれぞれ“1",“0"に設定し
ておけば、このデータ転送を１命令で実行することがで
きる。したがって、メモリの読出しと書込みを１命令で
行うブロック転送命令などによってユーザエリアとモニ
タエリアの間で一度に大量のデータの転送ができるとい
う利点がある。
クセスする場合、データの読出しと書込みの区別をしな
いで切換えていたのでモニタメモリ16からユーザメモリ
15へデータを転送する場合、プリフィクスを付けないメ
モリリード命令で一旦マイクロプロセッサ１内部のレジ
スタにモニタメモリ16から読出し、次に、ユーザエリア
アクセスプリフィクスを付けたメモリライト命令でユー
ザメモリ15に転送しなくてはならない。通常のマイクロ
プロセッサでは、あるメモリを読出すためのメモリリー
ド命令の実行と、他のメモリに書込むためのメモリライ
ト命令の実行を１命令で行うことができる命令を有して
いる。例えばモニタメモリ16からユーザメモリ15へデー
タを転送する場合には、ユーザメモリライト信号62を
“1"にし、ユーザメモリリード信号を“0"にしてフリッ
プフロップ13,12のＱ出力をそれぞれ“1",“0"に設定し
ておけば、このデータ転送を１命令で実行することがで
きる。したがって、メモリの読出しと書込みを１命令で
行うブロック転送命令などによってユーザエリアとモニ
タエリアの間で一度に大量のデータの転送ができるとい
う利点がある。
以上説明したように本発明は、割込み処理によってユ
ーザメモリからモニタメモリにメモリバンクを切換える
ことができ、さらに、モニタメモリに蓄積された命令が
ユーザメモリをアクセスすることを指示したときは、命
令によってユーザ／モニタ切換信号生成回路の処理動作
を切換えることにより、ユーザメモリアクセス命令の命
令実行サイクルの期間だけユーザメモリをアクセスし、
次のフェッチサイクルには再びモニタメモリをアクセス
することができるので、複雑な外部回路を用いることな
く、メモリバンクを管理することができる効果がある。
ーザメモリからモニタメモリにメモリバンクを切換える
ことができ、さらに、モニタメモリに蓄積された命令が
ユーザメモリをアクセスすることを指示したときは、命
令によってユーザ／モニタ切換信号生成回路の処理動作
を切換えることにより、ユーザメモリアクセス命令の命
令実行サイクルの期間だけユーザメモリをアクセスし、
次のフェッチサイクルには再びモニタメモリをアクセス
することができるので、複雑な外部回路を用いることな
く、メモリバンクを管理することができる効果がある。
第１図、第２図はそれぞれ本発明のデバッグ用マイクロ
プロセッサの第１、第２の実施例のブロック図、第３図
はデバッグ用マイクロプロセッサを用いたメモリバンク
管理の従来例を示すブロック図である。 １……デバッグ用マイクロプロセッサ、 11,15……命令デコード回路、 12,16……命令実行回路、 13,17……バス制御回路、 14……割込み制御回路、 2,2A……ユーザ／モニタ切換信号生成回路、 3,31,32……アンドゲート、 4,4A……オアゲート、 ５……インバータ、 ６……ユーザメモリアクセス信号、 61……ユーザメモリリード信号、 62……ユーザメモリライト信号、 ７……データアクセス信号、 71……データリード信号、 72……データライト信号、 ８……スーパバイザ割込み応答信号、 9,9A……ユーザ／モニタ切換信号、 10……スーパバイザ割込み信号、 12,13……フリップフロップ、 14……モニタメモリアクセス信号、 15……ユーザメモリ、 16……モニタメモリ。
プロセッサの第１、第２の実施例のブロック図、第３図
はデバッグ用マイクロプロセッサを用いたメモリバンク
管理の従来例を示すブロック図である。 １……デバッグ用マイクロプロセッサ、 11,15……命令デコード回路、 12,16……命令実行回路、 13,17……バス制御回路、 14……割込み制御回路、 2,2A……ユーザ／モニタ切換信号生成回路、 3,31,32……アンドゲート、 4,4A……オアゲート、 ５……インバータ、 ６……ユーザメモリアクセス信号、 61……ユーザメモリリード信号、 62……ユーザメモリライト信号、 ７……データアクセス信号、 71……データリード信号、 72……データライト信号、 ８……スーパバイザ割込み応答信号、 9,9A……ユーザ／モニタ切換信号、 10……スーパバイザ割込み信号、 12,13……フリップフロップ、 14……モニタメモリアクセス信号、 15……ユーザメモリ、 16……モニタメモリ。
Claims (1)
- 【請求項１】インサーキットエミュレータに用いられる
デバッグ用マイクロプロセッサにおいて、通常の命令実
行時にはユーザプログラムを記憶したユーザメモリを選
択する第１の論理レベルを出力し、スーパバイザ割り込
みによる割り込み処理時にはモニタプログラムを記憶し
たモニタメモリを選択する第２の論理レベルを出力し、
前記モニタメモリを選択中に前記ユーザメモリへのアク
セス命令がフェッチされた場合には、前記アクセス命令
の命令実行サイクルの期間のみ第１の論理レベルを出力
するユーザモニタ切換信号生成回路を備え、前記割り込
み処理時において前記ユーザメモリは前記モニタメモリ
中の前記アクセス命令によって選択されると共に前記ユ
ーザプログラムは前記命令実行サイクルの期間実行さ
れ、実行終了後は前記モニタメモリを選択し前記モニタ
プログラムを実行することを特徴とするデバック用マイ
クロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147648A JP2581080B2 (ja) | 1987-06-12 | 1987-06-12 | デバック用マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62147648A JP2581080B2 (ja) | 1987-06-12 | 1987-06-12 | デバック用マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63311447A JPS63311447A (ja) | 1988-12-20 |
| JP2581080B2 true JP2581080B2 (ja) | 1997-02-12 |
Family
ID=15435099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62147648A Expired - Lifetime JP2581080B2 (ja) | 1987-06-12 | 1987-06-12 | デバック用マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2581080B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02178848A (ja) * | 1988-12-29 | 1990-07-11 | Nec Corp | マイクロプロセッサ開発支援装置 |
| JPH04127244A (ja) * | 1990-09-18 | 1992-04-28 | Nec Corp | マイクロコンピュータ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5696332A (en) * | 1979-12-28 | 1981-08-04 | Matsushita Electric Ind Co Ltd | Program development evaluation chip of one-chip microcomputer |
| JPS6158052A (ja) * | 1984-08-29 | 1986-03-25 | Nec Home Electronics Ltd | マイクロコンピユ−タプログラム簡易デバツグ装置 |
-
1987
- 1987-06-12 JP JP62147648A patent/JP2581080B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63311447A (ja) | 1988-12-20 |
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